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Zusammenfassung

Elektrostatische Entladungen (ESD) sind eine der Hauptausfallursachen integrierter Schaltungen. Mittels ESD-Belastungsmodellen wird versucht, eine Schaltung auf Auffälligkeiten bezüglich elektrostatischer Entladung zu untersuchen. Das dabei häufig eingesetzte CDM-Verfahren (Charged Device Model) bietet jedoch nicht die Möglichkeit ESD-Belastungen bereits frühzeitig auf dem Wafer durchzuführen.

Das in dieser Diplomarbeit vorgestellten Verfahren (Capacitive Coupled -Transmission Line Pulser (CC-TLP) Verfahren auf Waferlevel) erlaubt eine Emulation des CDM auf gehäuselosen Schaltungen. Mittels eines kapazitiv gekoppelten vf-TLP Pulses wird dabei ein Pin oder ein Pad der Schaltung belastet. Die Gefahr einer Frühentladung durch Funkenüberschlag (Luftentladung) besteht bei diesem Verfahren nicht. Es wird somit eine bessere Reproduzierbarkeit erreicht.

Die Schwerpunkte dieser Diplomarbeit liegen in der Optimierung des Messaufbaus und dem Vergleich der Ergebnisse mit bereits vorhandenen Messungen der gleichen Schaltung.

Es konnten in dieser Diplomarbeit nachfolgende Erkenntnisse gewonnen werden:

Korrelation der Ausfallströme zwischen CDM, CC-TLP auf package level und CC-TLP auf Waferlevel

Übereinstimmende Ergebnisse der Leckstrommessungen (Ausfallkriterium) nach Belastung mit CDM, CC-TLP auf package level und CC-TLP auf Waferlevel

in ihrer Position und Größe weitestgehend übereinstimmende Schadensbilder (Gateoxidschäden) für die drei Belastungsmethoden direkter Zusammenhang zwischen dem Ausfallstrom (I fail ) und dem Durchmesser der Gateoxidschäden an den mittels CC-TLP auf Waferlevel belasteten Schaltungen

bessere Reproduzierbarkeit bzw. stabilere Ergebnisse der Belastungen nach CC-TLP auf Waferlevel bezüglich CDM-Belastungen

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Eine Optimierung des Messaufbaus für CC-TLP Belastungen auf Waferlevel konnte ebenfalls erreicht werden. Mehrere Messungen belegen, dass ein Abstand von 0.5mm zwischen Referenzelektrode und Wafer optimale Ergebnisse liefert. Mit dieser Konfiguration stellt sich eine Hintergrundkapazität C b von 67pF bis 85pF ein. Um diesen Abstand genauestens wiederherstellen zu können, wurde eine „Ankontaktierungs- / Kalibrierungshilfe“ entworfen. Diese ermöglicht zusätzlich die Kurzschlussmessung, welche zur Kalibrierung des Gesamtaufbaus notwendig ist.

Es kann festgehalten werden, dass eine Schaltung welche sich als robust gegenüber CC-TLP Belastungen auf Waferlevel erweißt, unabhängig vom Gehäuse auch keine Beeinträchtigungen durch CDM-Belastungen zeigen wird. Diese frühzeitige Möglichkeit, der Überprüfung der CDM-Festigkeit von Schaltungen, sollte einen nicht unerheblichen Zeit- und Kostenvorteil bieten.

Der industrielle Einsatz des CC-TLP Verfahrens auf Waferlevel wird als Ergänzung des CDM-Verfahren gesehen. Eine Standardisierung dieses Verfahrens durch die ESDA (Electrostatic Discharge Association) wird vorgeschlagen.

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Inhaltsverzeichnis

1  Einleitung  6

1.1  Electrostatic Discharge (ESD)  6

1.2  Charge Device Model (CDM)  7

1.3  Aufgabenstellung  12

2  Capacitive Coupled - Transmission Line Pulser  13

2.1  Prinzipielle Funktionsweise CC-TLP  13

2.2  Messaufbau CC-TLP  15

2.3  CC-TLP Probe  18

2.4  Messsoftware  22

3  Charakterisierung des Messaufbaus  26

3.1  CC-TLP auf Bausteinebene (package level)  26

3.2  Variation des Abstandes d zwischen Referenzelektrode und  28

Chuck  / Wafer  

3.3  Einfluss des Messaufbaus auf die Hintergrundkapazität  33

4  CC-TLP am Produktbaustein  39

4.1  Produktbaustein SRAM  39

4.2  Feldausfälle am Produktbaustein  40

4.3  CC-TLP Messungen auf Waferlevel  41

4.4  Ausfallschwellen bei CC-TLP Belastungen  45

4.5  Ausfallschwellen bei CC-TLP Belastungen mit erhöhter  47

Pulsspannung   

V

4.6  Ausfallschwellen bei CC-TLP Belastungen mit reduzierter  50

Hintergrundkapazit  ät C b  

4.7  Präparation / Ätzverfahren zur Fehleranalyse  53

4.8  Schadensbilder REM  54

5  Vergleich der Ergebnisse CC-TLP vs. CDM  65

5.1  Vergleich des Leckstrommessungen (elektrische  65

Ausfallkriterium  )  

5.2  Vergleich der Schadensbilder  66

5.3  Vergleich der Ausfallströme  67

6  Ausblick  69

7  Literaturverzeichnis  70

8  Danksagung  72

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1 Einleitung

1.1 Electrostatic Discharge (ESD)

Elektrostatische Entladungen (ESD) stellen aufgrund der stetigen Strukturverkleinerungen eine immer größere Gefahr für integrierte Schaltungen dar. Hohe Spannungen verursachen starke elektrische Felder und hohe Stromdichten, welche in den ICs zu unterschiedlichen Schadensbildern führen können.

Durch das Aufschmelzen von Leiterbahnen und pn-Übergängen sowie durch Oxiddurchbrüche, infolge des Auftretens von Strömen und Spannungen, können Elektrostatische Entladungen zur Schädigung des jeweiligen Bauelementes in einer integrierten Schaltung (IC) führen. Die wirtschaftlichen Verluste der Halbleiterindustrie durch ESD-Schäden lassen sich nur schwer beziffern, machen jedoch einen nicht unerheblichen Anteil an den Gesamtverlusten durch Produktschäden aus. Abbildung 1.1 zeigt die Verteilung der Ausfallursachen für ICs. Wie zu erkennen ist, macht ESD zusammen mit Electrical Overstress (EOS) bis zu 12 Prozent der Ausfallursachen aus. ESD kann bereits im laufenden Fertigungsprozess aufgrund unsachgemäßer Behandlung durch Mitarbeiter oder Kontakt mit Maschinen das Bauelement schädigen bzw. zerstören.

Diese Art der Belastung kann im Wesentlichen durch zwei Modelle beschrieben werden, welche als Standard definiert sind. Es handelt sich dabei um das Human Body Model (HBM), welches die Entladung einer Person über das IC beschreibt, und um das Charged Device Model (CDM), welches die Entladung eines aufgeladenen ICs darstellt, und im Rahmen dieser Arbeit genauer betrachtet wird. Es ist unumgänglich einen wirksamen Schutz gegen diese Belastungen zu entwickeln und in die ICs zu integrieren. Dieser Schutz wird mittels Schutzschaltungen realisiert, welche Teil der Gesamtschaltung sind. Die Untersuchung der Wirksamkeit dieser Schutzschaltungen und die Reproduktion von ESD-Ausfällen ist das Ziel der ESD-Testmodelle. Eine gezielte Reproduktion von ESD-Ausfällen ist eine unerlässliche Bedingung, welche durch das jeweilige ESD-Testmodell zuverlässig zu erfüllen ist.

Abb. 1.1: Verteilung der Ausfallursachen von integrierten Schaltungen [Green88]

1.2 Charge Device Model (CDM)

Das Charge Device Model geht von einem geladenen Baustein aus, welcher durch direkte Erdung entladen wird. Hierdurch lassen sich Entladungen simulieren, welche während des Herstellungsprozesses auftreten (vgl. Abbildung 1.2). Dabei handelt es sich vordergründig um Aufladungen, deren Ursachen Reibungselektrizität oder auch Influenzen aufgrund eines externen elektrischen Feldes sind. Wegen dem steigenden Grad an Automatisierung in der Halbleitertechnologie wird das Charge Device Model immer wichtiger.

Abbildung 1.3 zeigt das Ersatzschaltbild des Charge Device Model. Der Entladungspfad besitzt keine hochohmigen Elemente und ist niederinduktiv. Obwohl die Dauer der Entladung sehr kurz ist (oft kürzer als eine Nanosekunde) kann die Höchststrombelastung mehrere Ampere betragen (vgl. Abbildung 1.4).

Abb. 1.2: Veranschaulichung des Charge Device Model

Bei der Belastung nach dem Charge Device Model muss der Baustein auf einer „field plate“ mit den Kontakten nach oben positioniert werden. Dieser Baustein wird anschließend geladen und wieder entladen. Hierbei gibt es zwei unterschiedliche Methoden. Der Baustein kann über einen Pin hochohmig aufgeladen und über einen anderen niederohmig entladen werden oder das DUT wird durch ein elektrisches Feld geladen und durch Kontaktierung niederohmig entladen. Die zweite Variante wird als Field Induced Charge Device Model (FCDM) bezeichnet.

Abb. 1.3: Ersatzschaltbild für das CDM

Beim Field Induced Charge Device Model wird das Bauteil in ein elektrisches Feld eingebracht und mit einem niederohmigen Pogo-Pin (nachfedernder Belastungspin) kontaktiert. Durch Kontaktierung findet eine schnelle Entladung im 2 ns Bereich über den am Bauteil kontaktierten Pin statt.

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Die CDM-Spezifikationen der ESDA (Electrostatic Discharge Association) sehen eine Entladung über einen 1 Ohm Widerstand vor. Auch sind mehrere Vorentladungen an definierten Bauteilen vorgesehen. Diese Testmodule mit Kapazitäten von 4pF und 30pF werden mit vorgegebenen Spannungen belastet. Der gemessene Strom muss hierbei innerhalb der Spezifikationen der ESDA liegen. Die Abbildung 1.4 zeigt eine CDM-Belastung mit 500V auf einem 4pF Testmodul.

Abb. 1.4 gemessener CDM-Puls eines 4 pF Testmoduls

Abbildung 1.5 zeigt schematisch den FCDM-Testaufbau. Zwischen der Groundplane und der Chargeplate wird das elektrische Feld erzeugt. In der Mitte der Groundplane ist der Pogo-Pin mit dem 1 Ohm Widerstand platziert.

Abb. 1.5: FCDM-Testaufbau

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CDM-Pulse sind um einiges kürzer als HBM-Pulse, wodurch die Schutzelemente thermisch nur gering belastetet werden. Im Gegensatz zu HBM ist die mobile Ladung hier vor dem Ladungsausgleich auf dem Baustein selbst gespeichert.

Bei CDM Belastungen treten dadurch vornehmlich Gateoxidschäden auf. Dies resultiert aus der geringen thermischen Energie, welche durch diese Belastungen erzeugt werden. Bei höheren thermischen Belastungen wie z.B. HBM-Belastungen fällt die Schaltung an der ESD-Schutzstruktur aus. Da dies bei CDM nicht der Fall ist, kann die Spannung weiter ansteigen. Bei einem Spannungsanstieg über der Durchbruchspannung der Gateoxide (U break ) treten die erwarteten Gateoxidschäden auf. Abbildung 1.6 zeigt dieses unterschiedliche Verhalten anhand einer vereinfachten U-I-Kurve.

I

Abb. 1.6: Vergleich der U-I-Kurve einer Schutzstruktur für thermische und weniger thermische

Belastungen

Als typische Schädigungen durch CDM-Überspannung treten Löcher in den Gateoxiden der Strukturen auf (vgl. Abbildung 1.7). Dadurch wird die Funktionalität des ICs dementsprechend eingeschränkt bzw. komplett unterbunden. Das Problem hierbei ist, dass die ICs oftmals nicht vollständig ausfallen, sondern weiterhin scheinbar unbeeinträchtigt funktionieren. Ein Ausfall nach kurzer Funktionszeit beim Kunden kann somit nicht ausgeschlossen werden.

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Abb. 1.7: Schädigung des Gateoxides infolge von CDM-Überspannung

Bei CDM-Belastungen fällt am Eingangstransistor die gleiche Spannung ab, wie an der Schutzstruktur. Dies wird in Abbildung 1.8 vereinfacht dargestellt.

Abb. 1.8: Spannungsabfall an der Schutzstruktur und am Eingang der Schaltung

Es kann somit von Gateoxidschäden hauptsächlich am Eingangstransistor als Ausfallursache von CDM-Belastungen ausgegangen werde.

Eines der größten Probleme des Charge Device Models ist die Reproduzierbarkeit. Aufgrund des notwendigen Aufbaus mit einem Pogo-Pin, welcher zum Entladen des Bauelementes benötigt wird, können Frühentladungen nicht verhindert werden.

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Des Weiteren eignet sich CDM nur für die Belastung von bereits gehäusten Bauelementen. Die Auswahl des Gehäuses hat einen wesentlichen Einfluss auf die CDM-Belastbarkeit [Avery87]. Die Kapazität und der Entladestrom steigen an, wenn das Gehäuse eine größere Fläche einnimmt. Den gleichen Effekt erzielt man, wenn der Abstand der aktiven Seite der Integrierten Schaltung von der Masseplatte abnimmt. Vergleiche verschiedener Gehäuse findet man z.B. in [Gieser93] und [Brodbeck98].

Eine Überprüfung der ESD-Schutzstrukturen ist mit dem CDM-Verfahren nicht bereits auf dem Wafer möglich.

1.3 Aufgabenstellung

Ziel dieser Diplomarbeit ist es mittels des bereits patentierten Capacitive Coupled -Transmission Line Pulser (CC-TLP) Verfahren auf Waferlevel [Gieser99] ESD-Schäden zu erzeugen, welche mit CDM-Schäden korrelieren. Dieses Verfahren wurde bereits erfolgreich beim Testen von Packages eingesetzt [Wolf03] [Gieser05]. Nun soll es erstmals möglich sein auf gehäuselosen Schaltungen CDM ähnliche Belastungen durchzuführen und vergleichbare Schadensbilder und Ausfallströme zu erzielen.

Dies wäre ein erheblicher Kosten- und Zeitvorteil. Des Weiteren finden im Gegensatz zum CDM keine Luftentladungen statt, da der Belastungsimpuls über ein Relais ausgelöst wird dessen Kontakte sich in einer definierten Atmosphäre befinden. Dadurch soll eine bessere Reproduzierbarkeit erreicht werden.

Aufgabe ist es CC-TLP Messungen auf Waferlevel durchzuführen und möglichst stabile und reproduzierbare Ausfälle zu erzielen. Diese Ergebnisse sollen mit den bereits vorhandenen Werten für Belastungen nach dem Charge Device Model und CC-TLP auf Bausteinebene verglichen werden.

Eine Optimierung des Messaufbaus hinsichtlich des Zeit- und Kostenaufwandes ist ebenfalls Ziel dieser Arbeit.

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2 Capacitive Coupled - Transmission Line Pulser

2.1 Prinzipielle Funktionsweise CC-TLP

Beim Capacitive Coupled - Transmission Line Pulser Verfahren (CC-TLP) wird mittels eines „very fast Transmission Line Pulses” (vf-TLP) ein bipolarer Lade- und Entladestromimpuls über eine Prüfnadel in einen Anschluss der integrierten Schaltung injiziert. Abbildung 2.1 zeigt typische Messsignale des vf-TLP-Verfahrens. Bei diesem 2-Pin-Test werden ein hinlaufender und ein reflektierter Impuls gemessen. Letzterer beinhaltet die Informationen über das Device under Test (DUT) und zeigt in diesem Fall das Verhalten bei offenen Ende („open“) und bei einem Kurzschluss („short“). Mit dem vf-TLP konnten bereits CDM-Schäden reproduziert werden, allerdings müssen die Ausfallströme nicht korrelieren, da der Strompfad durch die beiden Testkontakte festgelegt ist [Gieser96].

Abb. 2.1: vf-TLP Open- und Short-Puls

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Abbildung 2.2 zeigt das Ersatzschaltbild für die CC-TLP Testkonfiguration. Die Verbindung nach Masse wird hierbei über die Hintergrundkapazität (C b ) erreicht. Diese Kapazität entspricht der Hintergrundkapazität eines Gehäuses, welches beim CDM-Test geladen bzw. entladen wird. Während eines vf-TLP Pulses wird die Hintergrund-kapazität über das DUT aufgeladen und am Ende des Pulses wieder entladen. Dieser 1-Pin-Test bildet die Verhältnisse während eines CDM-Test ab und ist deutlich reproduzierbarer als das Laden / Entladen über den bisher verwendeten CDM-Pogo-Pin (Luftentladung).

Abb. 2.2: Ersatzschaltbild CC-TLP

Wie bei einem vf-TLP Test (Abbildung 2.1.) bestehen auch die Messdaten des CC-TLP Testaufbaus aus einem hinlaufenden und einem reflektierten Puls. Aus diesen Daten kann die Spannung über dem Device und der Strom berechnet werden. Der Strom errechnet sich aus der Subtraktion des reflektierten Pulses vom hinlaufenden Puls dividiert durch 50 Ohm. Die Spannung ermittelt man aus der Addition beider Pulse.

= I

CCTLP

Die Spannung spielt jedoch nur eine untergeordnete Rolle in Bezug auf die Belastung des DUTs. Wesentlich aussagekräftiger ist der maximale Strom, der die maximale Belastung, welche am DUT auftreten kann, darstellt. Bei diesem Messaufbau wird die Flankenerkennung der Pulse in einer Steuersoftware realisiert. Dazu ermittelt die Software während der Kalibrierung die Flanken des hinlaufenden und des reflektierten Pulses.

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2.2 Messaufbau CC-TLP

Abbildung 2.3. zeigt die Ankontaktiereinheit für CC-TLP Messungen auf Waferlevel. Die Hintergrundkapazität wird hier zwischen Groundplane und Wafer gebildet.

vf-TLP

Puls

Prüfnadel

Abb. 2.3: Ankontaktiereinheit für CC-TLP Messungen

Der vf-TLP Pulser und das Oszilloskop sollten bei gleich bleibenden Ergebnissen austauschbar sein. Für die im Zuge dieser Diplomarbeit getätigten Messungen kammen der ATIS TLP Pulser, ein SUESS PA 200 Waferprober und ein Tektronik TDS7400 Oszilloskop zum Einsatz. Die DC-Messungen wurden mit einem HP4142A durchgeführt.

Der Aufbau des ATIS TLP Pulsers wird in [Gieser96] ausführlich erläutert. Bei dem von ATIS aufgebauten Pulser handelt es sich um einen Transmission Line Pulser, welcher kurze Pulse mit Hilfe einer Ladeleitung (Chargeline oder Transmissionline) erzeugt (vgl. Abbildung 2.4). Bei kurzen Pulsen muss die Leitung eine entsprechende Bandbreite aufweisen, um eine fehlerfreie Übertragung zu gewährleisten. Hierzu werden üblicherweise Koaxialkabel verwendet, welche eine Impedanz von 50 Ohm und eine Bandbreite von mindestens 4 Gigahertz haben. Es ist notwendig, dass alle Komponenten die gleiche Impedanz aufweisen, da es sonst zu ungewollten Reflexionen kommen kann. Die Transmissionline wird hochohmig geladen und dann über ein hochspannungsfestes Relais entladen. Durch diesen Entladevorgang entsteht ein Rechteckimpuls. Die Länge des Pulses wird bestimmt durch die Länge der Transmissionline.