Untersuchung und Reduzierung des Leckstroms integrierter Schaltungen in Nanometer-Technologien bei konstanten Performanceanforderungen


Doktorarbeit / Dissertation, 2007
224 Seiten, Note: 1,0

Leseprobe

Inhaltsverzeichnis

Abbildungsverzeichnis

Tabellenverzeichnis

Abkürzungs- und Formelzeichenverzeichnis

1 Einleitung

2 Grundlagen der CMOS-Technologie
2.1 Der MOS-Transistor
2.1.1 Das Feldeffektprinzip
2.1.2 Halbleiter
2.1.3 Aufbau und Funktionsweise
2.1.4 Kapazitäten
2.2 Effekte in Nanometer-Technologien
2.2.1 Short channel effects (SCE)
2.2.2 Drain induced barrier lowering (DIBL) und punchthrough effect
2.2.3 Tunneling effect
2.2.4 Velocity saturation
2.3 CMOS-Gatter
2.3.1 Aufbau
2.3.2 Verzögerungszeiten
2.3.3 Dimensionierung von CMOS-Gattern
2.4 Leistungsverbrauch in CMOS-Schaltungen
2.4.1 Leistungsverbrauch durch Umladevorgänge
2.4.2 Leistungsverbrauch durch Kurzschlussströme
2.4.3 Leistungsverbrauch durch Leckströme

3 Ansätze zur Reduzierung des Leckstroms in Nanometer-Technologien
3.1 Die Abstraktionsebenen
3.2 Ansätze auf der Technologieebene
3.2.1 Retrograde well
3.2.2 Halo-Implantate
3.2.3 Offset spacer
3.3 Sleep transistors (MTCMOS)
3.4 Input vector control (IVC)
3.5 Dual Vth CMOS (DVTCMOS)
3.6 Dual Tox CMOS (DTOCMOS)
3.7 Stack forcing
3.8 Dynamische Schwellspannung (VTCMOS)
3.9 Modifikation der Betriebsspannung
3.10 Vergleich der Ansätze

4 „Mixed-Vth/Tox“-Strukturen
4.1 Ansätze auf Gatterebene und auf Transistorebene
4.2 Schaltungen mit unterschiedlichen Gattertypen
4.3 Der „Mixed Gates“-Ansatz

5 Modifizierung der Technologieparameter
5.1 Vorbetrachtungen und Testumgebung
5.2 Simulationsergebnisse
5.3 Auswahl der Technologieparameter

6 Generierung einer neuen Gatterbibliothek
6.1 Vorbetrachtungen
6.2 Parallelschaltung mit gemischten Transistoren
6.3 Gemischte Transistorstacks
6.3.1 Verzögerungszeit beim Mehrsignalwechsel
6.3.2 Verzögerungszeit beim Einzelsignalwechsel
6.3.3 Vergleich der Signalwechseltypen
6.3.4 Leckstrom
6.3.5 Generierung gemischter Transistorstacks
6.4 „Mixed Gates“-Designregeln
6.4.1 Wechselwirkungen zwischen PMOS- und NMOS-Pfaden
6.4.2 Spezielle Pfade
6.4.3 Referenzzeiten
6.5 Beispielbibliothek
6.5.1 Designflow
6.5.2 Ergebnisse
6.5.3 Kurzschlussstrom
6.5.4 Störabstand

7 Zuweisungsalgorithmen
7.1 Vorbetrachtungen
7.2 Testumgebung
7.3 Deterministische Algorithmen
7.3.1 Sukzessive Zuweisungsalgorithmen (SZA)
7.3.2 Prioritätenbasierte Zuweisungsalgorithmen (PZA)
7.3.3 Ein neuer Algorithmus
7.3.4 Ergebnisse und Vergleich
7.4 Evolutionäre Algorithmen
7.4.1 Grundlagen
7.4.2 Anpassungen an den „Mixed Gates“-Ansatz
7.4.3 Verbesserungen
7.4.4 Ergebnisse
7.5 Resultate des „Mixed Gates“-Ansatzes

8 Kontinuierliche Technologie-Parameter
8.1 Algorithmen zur kontinuierlichen Parametervergabe
8.2 Clustergenerierung
8.3 Ergebnisse

9 Zusammenfassung und Ausblick

Literaturverzeichnis

Anhang

Danksagung

Die vorliegende Arbeit entstand während meiner Tätigkeit an der Universität Rostock am Institut für Angewandte Mikroelektronik und Datentechnik der Fakultät für Informatik und Elektrotechnik. An erster Stelle möchte ich mich ausdrücklich bei Herrn Prof. Dr. Dirk Timmermann dafür bedanken, dass er an mich geglaubt hat und mir die Möglichkeit gab, diese Arbeit anzufertigen. Die konstruktiven und wegweisenden Gespräche mit ihm haben einen wesentlichen Anteil am Zustandekommen dieser Arbeit. Ferner möchte ich mich bei Herrn Prof. Dr. Ralf Salomon bedanken, der mir ebenfalls in vielen Diskussionen wertvolle Hinweise geben konnte.

Ein ganz besonderer Dank geht an meinen Kollegen Dr. Frank Grassert, welcher einen maßgeblichen Anteil an meiner Arbeit als Wissenschaftler hat. In unzähligen fachlichen und persönlichen Gesprächen hat er mir den Weg zum wissenschaftlichen Arbeiten gezeigt und mich mit seinem Lektorat konstruktiv unterstützt. Ein Dank geht auch an meinen zweiten Edel-Kollegen Claas Cornelius, welcher mir als Zimmergenosse sowie als Lektor immer ein hochgeschätzter Gesprächspartner war. Ferner danke ich allen Studenten, die ich betreut habe und die mich bei der Anfertigung dieser Arbeit unterstützt haben. Mein Dank gilt Enrico Daum, Hagen Sämrow, Peter Kröger, Sonny Kim, Sven Trester, Tim Eickelberg und Yiding Wang. Des Weiteren möchte ich mich bei Jakob Salzmann und Jiaxi You bedanken, welche mich als Studenten und später als Kollegen unterstützten.

Ein herzlicher Dank geht auch an alle Mitarbeiter des Instituts für Angewandte Mikroelektronik und Datentechnik für das ausgesprochen angenehme und familiäre Klima. Ganz besonders bedanken möchte ich mich für die Hilfestellungen in technischen und formellen Angelegenheiten bei Edith Buchholz, Ingelore Schulz, Arndt Brzezniak, Gerd Haag und Thomas Wegner.

Bei der Anfertigung dieser Arbeit wurde ich nicht nur fachlich, sondern auch mit familiärer Wärme unterstützt. Es war und ist immer ein beruhigendes Gefühl, meine Eltern, Brüder und Großeltern hinter mir zu wissen. Darüber hinaus möchte ich meinem Vater für die wertvollen Hinweise seines Lektorats danken. Mein abschließender Dank geht an meine liebe Freundin Lorena Torres, welche viele Entbehrungen aufnehmen musste und doch immer mit ganzem Herzen an meiner Seite stand.

Abbildungsverzeichnis

Abbildung 1-1: Grundstruktur der vorliegenden Arbeit. Die grau unterlegten Bereiche kennzeichnen den neuen Beitrag dieser Arbeit.

Abbildung 2-1: Feldeffektprinzip bei einem rechteckigen Leiter, über dem sich eine Gate-Elektrode befindet. Auf Grund des elektrischen Feldes E werden die freien Elektronen beschleunigt.

Abbildung 2-2: Atomschalenmodell, wobei das Energieniveau der Schalen ausgehend vom Atomkern größer wird. Die Zonen zwischen den Schalen können nicht von Elektronen besetzt werden.

Abbildung 2-3: Energiediagramm eines Atomgitters. Aufgrund der Wechselwirkungen zwischen den Atomen entstehen Energiebänder, in denen sich die Elektronen bewegen können. Die Potentialtöpfe zeigen schematisch die Bindung der Elektronen an den Atomkern.

Abbildung 2-4: Leitungsband (LB) und Valenzband (VB) in einem Leiter, Isolator und Halbleiter

Abbildung 2-5: Atombindungen in unterschiedlichen Halbleitern. Das Fermienergieniveau Ef verschiebt sich in Abhängigkeit der Dotierung. EL ist die untere Kante des Leitungsbands und EV die obere Kante des Valenzbands.

Abbildung 2-6: Aufbau eines NMOS-Transistors (a) und Transistorsymbole (b)

Abbildung 2-7: Idealer MOS-Kondensators und zugehöriges Energiebanddiagramm. Das intrinsische Energieniveau Ei befindet sich durchgängig in der Mitte zwischen der unteren Kante des Leitungsbands EL und der oberen Kante des Valenzbands EV.

Abbildung 2-8: Ladungsverteilung und Energiebanddiagramm eines NMOS-Transistors bei dem alle Anschlüsse mit GND verbunden sind [Vee00]. An der Grenzfläche zwischen Oxid und Silizium kommt es zu Bandverbiegung.

Abbildung 2-9: Schema und Energiebanddiagramm eines NMOS-Transistors, bei dem sich eine Verarmungsschicht der Dicke xv unterhalb des Gates gebildet hat. Das intrinsische Energieniveau Ei ist an der Grenzfläche zwischen Substrat und Oxid geringer als das Fermipotential Ef.

Abbildung 2-10: Schema und Energiebanddiagramm eines NMOS-Transistors, bei dem sich eine Inversionsschicht gebildet hat. In dieser befinden sich freie Elektronen, die als Ladungsträger dienen können. Die Bandverbiegung am Oxid ist so groß, dass sich EL, Ef und EV wie bei n-dotiertem Silizium verhalten.

Abbildung 2-11: Schema eines NMOS-Transistors im linearen Bereich und Sättigungsbereich [Vee00]. In beiden Bereichen hat sich ein Kanal gebildet, der eine Verbindung zwischen Source und Drain darstellt. Im Sättigungsbereich kommt es am „ pinch off “-Punkt zur Abschnürung des Kanals. Somit resultiert in diesem Bereich eine steigende Drain-Source-Spannung nicht mehr in einen steigenden Drain-Source-Strom.

Abbildung 2-12: Stromkennlinien und Arbeitsbereiche eines NMOS-Transistor

Abbildung 2-13: Kapazitäten in einem MOS-Transistor

Abbildung 2-14: Gate-Source- (Cgs) und Gate-Drain- (Cgd) Kapazitäten an einem CMOS-Transistor in Abhängigkeit der Drain - Source-Spannung Vds [Vee00]

Abbildung 2-15: Short channel effect (SCE) in einem NMOS-Transistor. Der vom Gate kontrollierte Kanalbereich verringert sich mit kleiner werdender Gate-Länge, während der Einfluss der Drain- und Source-Gebiete auf die Ladungen im Kanal ansteigt.

Abbildung 2-16: Potentiallinien in Transistoren mit großer (> 2 µm) und kleiner (< 180 nm) Kanallänge in Abhängigkeit von Vds. Bei kleiner Kanallänge verringert sich bei entsprechend großer Drain-Source-Spannung Vds die Potentialbarriere Eb und die Ladungsträger können eher in den Kanal eintreten, was zu einem Strom führt.

Abbildung 2-17: Punchthrough, wobei die Verarmungsregionen des Drain- und des Source-Gebiets zusammenstoßen, was zu einem Stromfluss führt.

Abbildung 2-18: Tunneling effect beim Auftreffen einer Wellenfunktion auf eine Potentialbarriere. Ist die Dicke Tpw der Potentialbarriere gering genug, kann die Welle diese durchdringen

Abbildung 2-19: Energiebanddiagramme beim band to band tunneling

Abbildung 2-20: Energiebanddiagramme beim Fowler-Nordheim tunneling und beim direct tunneling

Abbildung 2-21: Energiebanddiagramm beim direct tunneling (ELB – Elektron tunnelt aus dem Leitungsband, EVB – Elektron tunnelt aus dem Valenzband, LVB – Löcher tunneln aus dem Valenzband) [Hu06]

Abbildung 2-22: Ladungsträgergeschwindigkeit vvs in Abhängigkeit des lateralen elektrischen Feldes Elat zwischen Drain und Source

Abbildung 2-23: Struktur eines CMOS-Gatters und Aufbau eines Inverters mit anliegender Lastkapazität. Das pull up network (PUN) besteht nur aus PMOS-Transistoren und stellt in Abhängigkeit der Eingangssignale die Verbindung zwischen dem Ausgang Out und VDD her. Dagegen besteht das pull down network (PDN) nur aus NMOS-Transistoren und stellt in Abhängigkeit der Eingangssignale eine Verbindung zwischen Out und GND her.

Abbildung 2-24: Anstiegszeit tr, Abfallzeit tf der Signale an einem CMOS-Gatter und Verzögerungszeit td des CMOS-Gatters

Abbildung 2-25: Signalübergänge und Arbeitsbereiche der Transistoren in einem Inverter, wenn das Eingangssignal von logisch ’0’ nach ’1’ übergeht.

Abbildung 2-26: Inverter INV und NOR2 mit gleicher Treiberstärke und unterschiedlichem logical effort LE (W – Gate-Breite des Transistors, alle Transistoren haben gleiche Gate-Länge)

Abbildung 2-27: Leistungsverbrauch durch Umladevorgänge an CMOS-Gattern. Ändert sich das Ausgangssignal von logisch ’0’ nach ’1’, so muss die Lastkapazität über das PUN geladen werden.

Abbildung 2-28: Kurzschlussstrom in einem CMOS-Inverter. Innerhalb des grauen Rechtecks sind beiden Transistoren leitend und es existiert eine Verbindung zwischen VDD und GND, die zum Kurzschlussstrom Isc führt.

Abbildung 2-29: Diffusion (a) und thermionische Emission an einem MOS-Transistor (b), welche zum subthreshold leakage Isub führen [Sch05]. Die Schwelle, welche die Ladungsträger überwinden müssen, um von Source nach Drain zu gelangen, wird durch Vgs verschoben. Die Ladungsträger können jedoch auch durch thermionische Emission die Schwelle überwinden.

Abbildung 2-30: Die fünf wichtigsten Komponenten des direct tunneling in einem MOS-Transistor

Abbildung 2-31: Stackeffekt bei einem NMOS-Transistorstack. Da die interne Spannung Vint auf Grund des Leckstroms Isub durch den obersten Transistor T2 ansteigt, verringert sich die Gate-Source-Spannung Vgs,2. Dies resultiert in einer Reduzierung von Isub. Die zusätzlichen Änderungen der Schwellspannungen Vth,1 und Vth,2 beider Transistoren haben nur geringe Auswirkungen.

Abbildung 3-1: Abstraktionsebenen im Chip-Design. Je niedriger die Abstraktionsebene ist, desto geringer sind die Auswirkungen der Verbesserungen auf den Leistungsverbrauch. Gleichzeitig gilt, je höher die Abstraktionsebene ist, desto schwerer wird eine Vorhersage über die Auswirkungen der Ansätze zur Reduzierung des Leistungsverbrauchs.

Abbildung 3-2: Retrograde well, Halo-Implantate und offset spacers in Nanometer-Technologien [Won04]. Die Gebiete mit hoher Dotierung sind mit p-- gekennzeichnet, während die Gebiete mit niedrigerer Dotierung mit n+ bzw. p- bezeichnet sind.

Abbildung 3-3:Sleep transistor “-Ansatz und Ersatzschaltbild des sleep transistors, wenn dieser leitend ist. In diesem Fall führt der Widerstand des sleep transistor zu einer Verringerung des Spannungsabfalls über dem Gatter und damit zu einer Erhöhung der Verzögerungszeit.

Abbildung 3-4: Leckstrom eines NAND3 in Abhängigkeit vom Eingangsvektor in einer „65 nm“-Technologie [Sir02].

Abbildung 3-5: Dual Vth CMOS (DVTCMOS) auf Gatter- und Transistorebene. Auf Grund unterschiedlicher Pfadverzögerungszeiten können Gatter bzw. Transistoren mit einer geringen Verzögerungszeit durch entsprechende Gatter bzw. Transistoren mit einer größeren Verzögerungszeit aber geringerem Leckstrom ersetzt werden.

Abbildung 3-6: Stack forcing, wobei durch eine Verdopplung der Transistoren der Leckstrom auf Grund des Stackeffekts reduziert wird. Da die Eingangskapazität konstant bleiben soll, werden die Gate-Breiten der NMOS- und PMOS-Transistoren halbiert, was in einer Erhöhung der Verzögerungszeit resultiert.

Abbildung 3-7: Schaltung zur dynamischen Anpassung der Schwellspannung an die geforderte Performance [Nos02]. Der ‚Power Control Block’ steuert den ‚Vth – Selector’, welcher die Bias-Spannungen für den ‚Target Processor’ generiert.

Abbildung 3-8: Voltage Islands in einem „ System on chip “-Design. Die Schaltung wird in verschiedene Blöcke unterteilt, welche eine eigene Spannungsversorgung haben.

Abbildung 3-9: Dual VDD und dynamic voltage scaling. In unkritischen Pfaden können Gatter mit niedrigerer Betriebsspannung VDDlow verbunden werden. Es ist jedoch zu beachten, dass die Ausgangssignale dieser Gatter mit Levelkonvertern an VDDhigh angepasst werden müssen. Beim DVS wird die Betriebsspannung der benötigten Performance angepasst.

Abbildung 4-1: Datenpfade innerhalb einer Schaltung (FF – FlipFlop bzw. Register)

Abbildung 4-2: Zu den Zeitpunkten ŤG1_start und ŤG2_start beginnen G1 bzw. G2 mit der Berechnung, während bei ŤG1_ende das Gatter G1 das Signal Y generiert hat. Da das Eingangssignal C des Gatters G2 zu einem späteren Zeitpunkt eintrifft als das Signal Y, hat das Gatter G1 einen Slack von tslack_G1

Abbildung 4-3: Verteilung der Pfadverzögerungszeiten td_path, welche im Verhältnis zur maximalen Verzögerungszeit td_design der Schaltung dargestellt sind, bei unterschiedlichen Schaltungen („0,18 µm“-Bibliothek [Umc99], kein DxCMOS).

Abbildung 4-4: Verteilung der LVT-Gatter mit einem Slack tslack innerhalb unterschiedlicher DVTCMOS-Schaltungen (prädiktive „65 nm“-Bibliothek [Sil04c]). Der Slack ist ins Verhältnis zum Slack tslack_L→H’, bei dem das jeweilige Gatter in einen HVT-Gattertyp gewandelt wird, gesetzt. Außerdem ist die relative Anzahl aller LVT-Gatter mit keinem Slack (tslack = 0) dargestellt.

Abbildung 4-5: Anteile der HVT- und LVT-Gatter am Leckstrom für verschiedene DVTCMOS-Schaltungen (prädiktive „65 nm“-Bibliothek [Sil04c]). Die grauen Balken zeigen den prozentualen Anteil der LVT-Gatter an der Gatteranzahl der jeweiligen Schaltung.

Abbildung 4-6: RC-Modell (b) eines NOR2-Gatters (a). tRC ist die Zeitkonstante des jeweiligen Pfades.

Abbildung 4-7: Vergleich einer mit DVTCMOS realisierten Schaltung gegenüber der gleichen Schaltung, wenn diese als „ Mixed Gates “-Schaltung umgesetzt wird. Die Pfeile zeigen beispielhaft Unterschiede zwischen den Gattertypen in beiden Realisierungen.

Abbildung 4-8: Referenzschaltung zur Dimensionierung der F-MG-Gatter. Die F-MG-Gatter müssen so generiert werden, dass die maximalen Verzögerungszeiten td_test_LVTO und td_test_F-MG beider Testschaltungen gleich sind.

Abbildung 4-9: LVTO-Gattertyp und alle drei „ Mixed Gates “-Gattertypen eines NOR2-Gatters. WN1 und WN2 sowie WP1 und WP2 geben die Gate-Breiten der NMOS- sowie PMOS-Transistoren an.

Abbildung 5-1: Verwendete Testumgebung zur Bestimmung der Parameterabhängigkeit. Die Eingangskapazität des Inverters am Ausgang des DUT ist viermal größer als die Eingangskapazität des DUT.

Abbildung 5-2: Variation der durchschnittlichen Schwellspannungen Vth,N_aver und Vth,P_aver in allen DUT bei Änderung der Technologieparameter. Es sind für alle Technologieparameter die Änderungen der Schwellspannungen im jeweils untersuchten Parameterbereich dargestellt, wobei alle Parameter von links nach rechts ansteigen.

Abbildung 5-3: Relative Änderung des subthreshold leakage Isub und des gate oxide leakage Igate aller DUT bei Variation der Kanaldotierdichte Nch

Abbildung 5-4: Relative Änderung der Eingangskapazität Cin aller DUT bei Variation der Kanaldotierdichte Nch

Abbildung 5-5: Relative Änderung der Verzögerungszeit td aller DUT bei Variation der Kanaldotierdichte Nch

Abbildung 5-6: Relative Änderung des subthreshold leakage Isub und des gate oxide leakage Igate aller DUT bei Variation der Gate-Oxiddicke Tox

Abbildung 5-7: Relative Änderung der Verzögerungszeit td aller DUT bei Variation der Gate-Oxiddicke Tox

Abbildung 5-8: Relative Änderung der Eingangskapazität Cin aller DUT bei Variation der Gate-Oxiddicke Tox

Abbildung 5-9: Relative Änderung des subthreshold leakage Isub und des gate oxide leakage Igate aller DUT bei Variation der Gate-Länge L.

Abbildung 5-10: Relative Änderung der Eingangskapazität Cin aller DUT bei Variation der Gate-Länge L

Abbildung 5-11: Relative Änderung der Verzögerungszeit td aller DUT bei Variation der Gate-Länge L

Abbildung 5-12: Relative Änderung der Verzögerungszeit td aller DUT bei Variation der Dotierdichte NH der Halo-Implantate

Abbildung 5-13: Relative Änderung des subthreshold leakage Isub und des gate oxide leakage Igate aller DUT bei Variation der Dotierdichte NH der Halo-Implantate

Abbildung 5-14: Relative Änderung der Eingangskapazität Cin aller DUT bei Variation der Dotierdichte der Halo-Implantate NH

Abbildung 5-15: Gegenüberstellung des Verhältnis aus maximaler Verzögerungszeit td und Leckstrom Ileak eines Inverters (INV) bei Änderung der Technologieparameter L, Tox, Nch und NH. Zusätzlich ist das Verhältnis von Ileak zu td beim Verwendung der Parameter der Ausgangstechnologie [Cao00a] eingezeichnet (Technologieausgangspunkt: td = 48,1 ps, Ileak = 38,1nA).

Abbildung 5-16: Gegenüberstellung des Verhältnis aus Leckstrom Ileak und Eingangskapazität Cin eines Inverters (INV) bei Änderung der Technologieparameter L, Tox, Nch und NH. Zusätzlich ist das Verhältnis von Ileak zu Cin beim Verwendung der Parameter der Ausgangstechnologie [Cao00a] eingezeichnet (Technologieausgangspunkt: Cin = 1,71 fF, Ileak = 38,1nA).

Abbildung 6-1: Aufbau und verwendete Bezeichnungen für die untersuchten Transistorstacks beim Mehrsignalwechsel

Abbildung 6-2: Phasen bei einem Mehrsignalwechsel an einem NMOS-Stack mit vier Transistoren. Es sind die Eingangsspannung Vin, die Ausgangsspannung Vout, sowie alle Knotenpotentiale Vintx_ms dargestellt.

Abbildung 6-3: Aufbau und verwendete Bezeichnungen für die untersuchten Transistorstacks beim Einzelsignalwechsel

Abbildung 6-4: Phasen bei einem Einzelsignalwechsel an einen Stack aus vier NMOS-Transistoren. Dargestellt sind die Eingangsspannung Vin, die Ausgangsspannung Vout, sowie die internen Knotenpotentiale Vintx_sss.

Abbildung 6-5: Komponenten des gate oxide leakage in einem Transistorstack

Abbildung 6-6: Designregeln für einfache Transistorstrukturen, wobei die Schattierungen angeben, welche Transistoren zusammen untersucht werden.

Abbildung 6-7: Ablauf der Generierung einer „ Mixed Gates “-Bibliothek

Abbildung 6-8: Transportierte Ladung beim Kurzschlussstrom für unterschiedliche steigende Eingangssignalflanken bei den Gattertypen LVTO, MG und HVTO eines Inverters (Abfallzeit des Ausgangssignals tf ≈ 40 ps, Ladung in einer FO4-Last des Inverters Qload ≈ 11 fAs)

Abbildung 6-9: Störabstände sowie Grenzen der Signalpegel (a) und die entsprechenden Grenzen, wenn die Eingangsspannung Vin eines Inverters variiert wird [Wes05]. Zusätzlich ist in (b) die Schaltschwelle Vsw eingezeichnet, an der Vin und Vout gleich sind.

Abbildung 7-1: Ergebnisse der Rückwärts- und Vorwärtssuche in einer dreieckförmigen Struktur

Abbildung 7-2: Problem des unausgeglichenen „Slack-Leckstrom“-Verhaltens am Beispiel einer einfachen Kette

Abbildung 7-3: Vergleich der Reduzierung des Leckstroms der ISCAS-Schaltungen bei Verwendung der SZA gegenüber der LVTO-Realisierung der Schaltung

Abbildung 7-4: Zuweisung der Gattertypen bei einer dreieckförmigen Struktur mit Hilfe eines PZA

Abbildung 7-5: Zuweisung der Gattertypen bei einer Kette aus unterschiedlichen Gattern mit Hilfe eines PZA

Abbildung 7-6: Problem der Wichtung der Parameter der Bewertungsfaktoren am Beispiel einer einfachen Schaltung

Abbildung 7-7: Vergleich der Reduzierung des Leckstroms der ISCAS-Schaltungen gegenüber der LVTO-Realisierung der Schaltung bei Verwendung der PZA von Kato (PZAKato), von Engel (PZAEngel) und von Li (PZALi)

Abbildung 7-8: Vergleich der Reduzierung des Leckstroms zwischen dem PZA von Li und dem SZA-LV, sowie zwischen dem jeweils bestem SZA und dem besten PZA

Abbildung 7-9: Vergleichbare Rechenschritte nstep des PZA von Li und des SZA-LV bei verschiedenen ISCAS-Schaltungen. Bei einem positiven Wert benötigt der PZALi um den entsprechenden Faktor länger, bei einem negativen Wert rechnet der SZA-LV um den entsprechenden Faktor länger.

Abbildung 7-10: Verteilung des Wertes Ileak_diff der Gattertypen aller modifizierbaren Gatter bei der Initialisierung der ISCAS-Schaltungen c432 und c880 mit LVTO-Gattertypen

Abbildung 7-11: Verteilung des Wertes td_diff der Gattertypen aller modifizierbaren Gatter bei der Initialisierung der ISCAS-Schaltungen c432 und c880 mit LVTO-Gattertypen

Abbildung 7-12: Ablauf des neuen Algorithmus für den „ Mixed Gates “-Ansatz. Der HVTO-Typ ist der „ low leakage “-Gattertyp und der F-MG-Typ der schnellste Gattertyp

Abbildung 7-13: Vergleich der Leckstromreduzierung des neuen Algorithmus (PZAS) gegenüber dem besten PZA aus Abschnitt 7.3.2

Abbildung 7-14: Vergleich der Rechenschritte nstep des neuen Algorithmus (PZAS) gegenüber dem PZA von Li und den SZA-LV. Bei einem negativen Wert benötigt der neue Algorithmus um diesen Faktor länger, bei einem positiven Wert rechnen der SZA-LV und der PZA von Li um diesen Faktor länger.

Abbildung 7-15: Ablauf eines evolutionären Algorithmus [Sch95]

Abbildung 7-16: „Mutation“ in einer „ Mixed Gates “-Schaltung (H steht für HVTO-Typ, M für MG-Typ und F für F-MG-Typ)

Abbildung 7-17: Vergleich der Reduzierung des Leckstroms des Nachkommens mit der jeweils höchsten Fitness einer Generation bei verschiedenen Konfigurationen eines evolutionären Algorithmus angewandt für die c3540-ISCAS-Schaltung. Jedes Individuum repräsentiert eine mögliche Realisierung der Schaltung.

Abbildung 7-18: Vergleich der Reduzierung des Leckstroms des Nachkommens mit der jeweils höchsten Fitness einer Generation bei verschiedenen Konfigurationen eines evolutionären Algorithmus angewandt auf die c880-ISCAS-Schaltung

Abbildung 7-19: Ablauf des genetischen Zuweisungsalgorithmus

Abbildung 7-20: Reduzierung der vergleichbaren Rechenschritte nstep gegenüber dem (1+6)-GA durch Verbesserungen am Algorithmus. Die Reduzierung des Leckstroms bleibt relativ konstant (max. 0,5 % Differenz).

Abbildung 7-21: Gegenüberstellung der Reduzierung des Leckstroms durch den neuen Algorithmus aus Abschnitt 7.3.3 (PZAS) und den jeweils besten Ergebnissen der evolutionären Algorithmen

Abbildung 7-22: Reduzierung des Leckstroms gegenüber der jeweiligen LVTO-Implementierung der ISCAS-Schaltung durch den „ Mixed Gates “-Ansatz (PZAS)

Abbildung 7-23: Reduzierung des Leckstroms durch den „ Mixed Gates “-Ansatz gegenüber der jeweilige DxCMOS-Implementierung der ISCAS-Schaltungen (PZAS)

Abbildung 7-24: Erhöhung des dynamischen Leistungsverbrauchs einer „ Mixed Gates “-Schaltung gegenüber der LVTO-Version

Abbildung 7-25: Zusätzliche Reduzierung des Leckstroms Ileak der „ Mixed Gates “-Schaltungen bei einer Verringerung der Zielperformance um 10 %

Abbildung 8-1: Verhältnis von Leckstrom und Verzögerungszeit am Beispiel eines AND2- und eines NOR3-Gatters bei Variation von Tox und Nch

Abbildung 8-2: Ablauf des BGA-Algorithmus

Abbildung 8-3: Ablauf des „ Simulated Annealing “-Algorithmus

Abbildung 8-4: Clustergenerierung, wobei alle Gatter eines Clusters über jeweils gleiche Werte für Nch und Tox verfügen

Abbildung 8-5: Berechung der Distanz zwischen Clustern

Abbildung 8-6: Ablauf der Clustergenerierung

Abbildung 8-7: Vergleich der durchschnittlichen Leckstromreduzierung durch kontinuierliche Parameter bei unterschiedlicher Clusteranzahl und ohne Verwendung von Clustern (∞)

Abbildung 8-8: Zusätzliche Leckstromreduzierung der kontinuierliche Parameter verglichen mit dem „ Mixed Gates “-Ansatz

Abbildung 8-9: Zusätzliche Reduzierung des Leckstroms, verglichen mit einer Lösung aus zwei Clustern

Tabellenverzeichnis

Tabelle 3-1: Vergleich von Ansätzen zur Reduzierung des Leckstroms in Nanometer-Technologien und Bewertung (++ sehr gut, + gut, o – nur bedingt zu empfehlen)

Tabelle 4-1: Charakterisierung der „Mixed Gates“-Gattertypen und des LVTO-Gattertyps

Tabelle 6-1: Vergleich des Modells mit den Ergebnissen einer HSpice-Simulation (Cload = 15 fF, nur „ low-Vth/Tox “-Transistoren) beim Mehrsignalwechsel

Tabelle 6-2: Plateaupotential Vp bei unterschiedlichen Konfigurationen eines Stacks aus 4 NMOS-Transistoren (Die Buchstaben H und L zusammen mit den Zahlen geben an, welche Transistoren im Stack vom „ high-Vth/Tox “- [H] und vom „ low-Vth/Tox “-Typ [L] sind, wobei die Zählung beim untersten Transistor im Stack beginnt)

Tabelle 6-3: Strom Iph2 bei unterschiedlichen Konfigurationen eines Stacks aus 4 NMOS-Transistoren (bei gleichem Start der Phase 2), (W = 2µm)

Tabelle 6-4: Strom Iph3 bei unterschiedlichen Konfigurationen eines Stacks aus 4 NMOS-Transistoren (bei gleichem Start der Phase 2), (W = 2µm)

Tabelle 6-5: Vergleich des Modells mit den Ergebnissen einer HSpice-Simulation (Cload = 15 fF, nur „ low-Vth/Tox “-Transistoren) beim Einzelsignalwechsel

Tabelle 6-6: Gate oxide leakage Igate in einem „ low-Vth/Tox “-Transistor für unterschiedliche Anschluss-Potentiale

Tabelle 6-7: Komponenten des gate oxide leakage in einem NMOS-Transistorstack in Abhängigkeit der Eingangsvektoren, Bewertung des gesamten gate oxide leakage | Igate,stack | und gate oxide leakage in einer Beispielschaltung („ low-Vth/Tox “-Transistoren, W = 1 µm)

Tabelle 6-8: Optionen des Cadence Analog Circuit Optimizer, einem Programm zur Dimensionierung von Transistoren

Tabelle 6-9: Einige Gatter der implementierten „ Mixed Gates “-Bibliothek

Tabelle 6-10: Störabstand, Schaltschwelle und Dimensionierung bei unterschiedlichen Gattertypen eines Inverters (VDD = 0,9 V)

Tabelle 7-1: Übersicht über Verwendete ISCAS-Testschaltungen

Tabelle 7-2: Vergleichbare Rechenschritte nstep und CPU-Rechenzeit tCPU der verschiedenen SZA

Tabelle 7-3: Beispielrealisierungen des „Mixed Gates“-Ansatzes für die ISCAS-Schaltungen

Tabelle 7-4: Vergleichbare Operationen nstep und CPU-Rechenzeit tCPU der implementierten PZA

Tabelle 7-5: Anzahl der Gatter, die bei einer HVTO-Initialisierung der Schaltungen mit dem F-MG-Typ fixiert werden und damit mögliche Reduzierung der Rechenschritte nstep.

Tabelle 7-6: Reduzierungsfaktor der vergleichbaren Rechenschritte nstep und Unterschied im Leckstrom, wenn die Schaltungen nicht mit F-MG-, sondern mit HVTO-Gattertypen initialisiert werden.

Tabelle 7-7: Verwendete Werte für die Variablen des PZAS für den „ Mixed Gates “-Ansatz

Tabelle 7-8: Durchschnittliche Generationenanzahl (Gener.) vier verschiedener Konfigurationen eines evolutionären Algorithmus

Tabelle 7-9: Ergebnisse für vier verschiedener Konfigurationen eines evolutionären Algorithmus und Reduzierung (Red.) des Leckstroms gegenüber eines LVTO-Realisierung der jeweiligen ISCAS-Schaltung

Tabelle 8-1: Leckstrom sowie Reduzierung (Red.) des Leckstroms bei Verwendung angepasster Tox - und Nch -Werte für jedes Gatter

Abkürzungs- und Formelzeichenverzeichnis

Abbildung in dieser Leseprobe nicht enthalten

1 Einleitung

Seit mehr als vier Jahrzehnten entwickelt sich die Mikroelektronik in hohem Tempo. Die Leistungsfä­higkeit heutiger Personal Computer (PC), Notebooks, Handys, PDAs, Spielkonsolen etc. übertrifft alle Vorhersagen aus den Anfängen der Mikroelektronik in den 60er Jahren. Eine immer wieder strapa­zierte Faustregel, welche diese Entwicklung jedoch hervorragend beschreibt, ist dabei das Moore’sche Gesetz [Moo65]. Dieses besagt, dass sich die Integrationsdichte elektronischer Schaltkreise etwa alle 18 Monate verdoppelt. Das bedeutet, alle 1,5 Jahre verzweifacht sich die Anzahl der Schaltkreise auf einem Chip, was mit einem kontinuierlichen Performance-Anstieg der Systeme einhergeht.

Diese rasante Entwicklung hat jedoch auch ihren Preis. Gordon Moore hatte ebenfalls 1965 noch vor­ausgesagt, dass der Energieaufwand im Gegensatz zur Integrationsdichte nicht ansteigt [Moo65]. Dies hat sich jedoch seit Anfang der 90er Jahre geändert. So vergrößert sich mit jeder neuen Generation neben der Performance auch der Energieverbrauch der integrierten Systeme. Dies zeigt sich beispiels­weise an immer aufwendigeren Kühlsystemen. Und auch in der Energiepolitik spielt der Ener­gieverbrauch der technischen Geräte eine große Rolle. So betrug im Jahr 2001 der Anteil der Informa­tions- und Kommunikationstechnologie (IuK) am gesamten Energieverbrauch der Bundesre­publik Deutschland über 7 % [Enrw01]. Auch für mobile Anwendungen ist der Energieverbrauch ein wichti­ger Parameter. Dabei gilt, je mehr Energie ein mobiles System verbraucht, umso geringer ist deren Einsatzdauer. Gleichzeitig steigt der Aufwand, der in die Energieversorgung gesteckt werden muss. Dies führt wiederum zu großen und schweren Geräten, welche für viele mobile Anwendungen unge­eignet sind.

Bis vor kurzem wurde der Energieverbrauch der in CMOS gefertigten integrierten Schaltungen (IC[1] ) fast ausschließlich durch die Leistungsaufnahme im aktiven Zustand bestimmt. Dabei gilt, dass jede logische Operation innerhalb eines ICs mit einem Schaltvorgang verbunden ist, welcher zu einer Leistungsaufnahme führt. Daher wird dieser Verbrauch auch als dynamischer Leistungsverbrauch bezeichnet. Durch die fort­schreitende Miniaturisierung der ICs ist in den letzten Jahren jedoch eine weitere Komponente hinzu­gekommen. Hierbei handelt es sich um den Leistungsverbrauch durch die so genannten Leckströme, welche auf Grund der geringen Abmaßen der Schaltelemente entstehen. Diese Leckströme fließen sowohl im aktiven Zustand als auch im Ruhezustand der Systeme und sorgen somit für einen konstanten Grundleistungs­verbrauch. Dabei ist zu beobachten, dass der Anteil der Leckströme am gesamten Leistungsverbrauch stetig steigt [Kim03, Itrs06]. So prognostizierte inzwischen auch Gordon Moore, dass der Leckstrom einer der begrenzenden Faktoren für zukünftige Technologien sein wird [Moo03]. Diese Prognose bewahrheitet sich schon in aktuellen Systemen, denn dort verursachen die Leckströme bis zu 50 % des gesamten Energieverbrauchs [Bor05]. Somit sind Ansätze zur Reduzierung der Leckströme dringend notwendig.

Das Ziel dieser Arbeit ist die Generierung und Analyse eines Ansatzes zur Verringerung der Leck­ströme in Nanometer-Technologien. In diesen Technologien betragen die kleinsten Strukturgrößen weniger als 100 nm, das entspricht in etwa dem Tausendstel der Breite eines Haares. Dadurch müssen in Nanometer-Technologien Effekte beachtet werden, die bei bisherigen Strukturgrößen vernachlässigt werden konnten. Aus diesem Grund beschäftigt sich das Kapitel 2 der vorliegenden Arbeit mit den Grundlagen der CMOS-Technologie und den Effekten in Nanometer-Technologien. Basierend auf den erarbeiteten Grundlagen werden im gleichen Kapitel die Auswirkungen auf den Leistungsverbrauch beschrieben. In Kapitel 3 werden bekannte Ansätze zur Reduzierung der Leckströme vorgestellt und verglichen. Dabei werden auch zwei Techniken präsentiert, welche den Leckstrom mittels gezielter Substitution durch Elemente, welche über einen geringen Leckstrom verfügen, reduzieren. Bei diesen Ansätzen bleibt die Performance der Schaltungen konstant. Aufbauend auf diesen Ansätzen wird in Kapitel 4 eine neue Erweiterung dieser Technik vorgestellt, der so genannte „ Mixed Gates “-Ansatz. Dieser neue Ansatz wird in den darauffolgenden Kapiteln 5 bis 7 von verschiedenen Seiten betrachtet und diskutiert. Das Ziel ist da­bei, alle relevanten Randparameter eines Ansatzes zur Leckstromreduzierung in Nanometer-Techno­logien zu untersuchen. So werden in Kapitel 5 Technologieparameter analysiert, welche die Perfor­mance und den Leckstrom der Schaltelemente der ICs beeinflussen. Anhand dieser Analysen werden Empfehlungen für zukünftige Technologien erarbeitet. Anschließend erfolgt in Ka­pitel 6 die Entwicklung einer Bibliothek mit den logischen Bausteinen einer integrierten Schaltung. Erst diese Bibliothek ermöglicht den umfangreichen Einsatz des vorgestellten Ansatzes. Da heutige Bibliotheken einen immensen Umfang haben und aus über Tausend Elementen bestehen, ist hierbei das Hauptkriterium die Erarbeitung einfacher Designregeln. Um jedoch diese Bibliothek einsetzen zu können, bedarf es spe­zieller Algorithmen, die eine Analyse der Schaltungen vornehmen. Daher befasst sich Kapitel 7 mit diesen Algorithmen und stellt unterschiedliche Ansätze vor. Ferner wird ein neuer Algorithmus vorge­stellt, der den unterschiedlichen Anforderungen des vorgestellten Ansatzes gerecht wird. Vor der ab­schließenden Zusammenfassung in Kapitel 9 kommt es in Kapitel 8 zu theoretischen Betrachtungen, welche maximale Reduzierung des Leckstroms mit dem vorgestellten Ansatz möglich ist. Die gesamte Struktur der Arbeit ist in Abbildung 1-1 grob zusammengefasst. Dabei kennzeichnen und gruppieren die grau unterlegten Bereiche den neuen Beitrag durch diese Arbeit.

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 1-1 : Grundstruktur der vorliegenden Arbeit. Die grau unterlegten Bereiche kennzeichnen den neuen Beitrag dieser Arbeit.

2 Grundlagen der CMOS-Technologie

In diesem Kapitel erfolgt eine Einführung in die Grundlagen der CMOS-Technologie. Diese bildet noch immer die Basis für einen Großteil aller integrierten Schaltungen. Aufbauend auf diesen Erläuterungen erfolgt eine Einführung in die Effekte heutiger Nanometer-Technologien mit Strukturgrößen unter 100 nm. Zusätzlich erfolgen in diesem Kapitel Ausführungen zum Leistungsverbrauch in CMOS-Schaltungen. Es ist zu beachten, dass die in diesem Kapitel vorgestellten Grundlagen eine wichtige Voraussetzung für das Verständnis der Leckströme in Nanometer-Technologien sind. Darüber hin sind diese Grundlagen zur Erläuterung der Ansätze zur Leckstromreduzierung notwendig.

2.1 Der MOS-Transistor

Der MOS-Transistor ist das Grundelement der CMOS-Technologien. Das Akronym MOS steht hierbei für metal oxide semiconductor [2], den Materialen der ersten MOS-Transistoren.

2.1.1 Das Feldeffektprinzip

Die fundamentale Basis für die Arbeitsweise der MOS-Transistoren ist das Feldeffektprinzip, womit die MOS-Transistoren zur Gruppe der Feldeffekttransistoren (FET) gehören. Dieses Prinzip beruht auf der Anwendung eines elektrischen Feldes zur Kontrolle der Leitfähigkeit eines Leiters. Abbildung 2-1 verdeutlicht dies. Es ist ein als Kanal bezeichneter rechteckiger Leiter dargestellt. Dieser besitzt die Länge[3] L und die Breite[4] W. Weiterhin stellen die freien Elektronen innerhalb des Kanals die mobilen Ladungsträger dar. Durch das Anlegen eines elektrischen Feldes der Stärke E horizontal zum Kanal, werden die freien Elekt­ronen auf eine Geschwindigkeit v beschleunigt. Dabei verläuft der Richtungs­vektor von v entgegengesetzt zur Richtung des elektrischen Feldes.

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 2-1 : Feldeffektprinzip bei einem rechteckigen Leiter, über dem sich eine Gate-Elektrode befindet. Auf Grund des elektrischen Feldes E werden die freien Elektronen be­schleunigt.

Es gilt:

Abbildung in dieser Leseprobe nicht enthalten

Hierbei gibt µn die Mobilität der Elektronen an. Die resultierende Stromdichte J ergibt sich aus dem Produkt der durchschnittlichen Elektronengeschwindigkeit und der Dichte N der mobilen Ladungsträ­ger. Dabei gibt N die Anzahl der Ladungsträger pro m³ an.

Abbildung in dieser Leseprobe nicht enthalten

Hierbei bezeichnet Q die Anzahl der freien Elektronen pro m³ und q die spezifische Elektronenla­dung[5]. Parallel zum Kanal befindet sich eine Elektrode, welche als Gate bezeichnet wird und durch einen Isolator mit der Dicke[6] Tis vom Kanal getrennt ist. Das eigentliche Feldeffektprinzip zeigt sich, wenn an der Gate-Elektrode das Potential Vg angelegt wird. In diesem Fall kommt es zu einer Ände­rung der Ladungsträgerdichte N im Kanal und damit zu einer Beeinflussung der Stromdichte J. Somit ist J abhängig vom der Spannung Vg. Um dieses Verhalten zur erzeugen, müssen so genannte Halblei­ter eingesetzt werden, welche im Folgenden vorgestellt werden.

2.1.2 Halbleiter

Feste Materialen können bezüglich ihrer elektrischen Leitfähigkeit in Leiter, Halbleiter und Isolatoren gruppiert werden. Dies kann mit Hilfe des atomaren Schalenmodells und des Energiebanddiagramms verdeutlicht werden. Das Schalenmodell eines Atoms stellt gegenüber dem komplexeren Orbitalmo­dell [Tip03] eine Vereinfachung dar, genügt aber den weiteren Betrachtungen. Das Schalenmodell besagt, dass sich die Elektronen innerhalb definierter Energieniveaus um den Atomkern bewegen (siehe Abbildung 2-2). Diese Energieniveaus werden als Schalen bezeichnet. Des Weiteren besteht der Atomkern aus Protonen und Neutronen. Im Gegensatz zum Bohr’schen Atommodell [Boh24] wird der Aufenthaltsort der Elektronen jedoch nur über eine Wahrscheinlichkeitsfunktion angegeben. Zwischen den Schalen, die nur eine begrenzte Anzahl von Elektronen aufnehmen können, existieren verbotene Energiebereiche. Diese können von den Elektronen nicht eingenommen werden.

Das Energiebanddiagramm ist ein Modell zur Veranschaulichung der Energiezustände in idealen Ein­kristallen, in denen die Atome ein homogenes Gitter bilden. Auf Grund der Wechselwirkungen zwi­schen den Atomen kommt es bei Elektronen mit gleichem Energieniveau zu einer leichten Verschiebung der Energieniveaus. Dies basiert auf dem Pauli’schen Ausschlussprinzip, welches die Anzahl benachbarter Elektronen mit gleichem Energieniveau auf zwei begrenzt [Pau77]. Die dicht beieinander liegenden Energieniveaus resultieren in Energiebändern, zwischen denen ebenfalls ver­botene Zonen existieren. Auch diese können von den Elektronen nicht eingenommen werden (siehe Abbildung 2-3) [Sch05, Mar06]. Je weiter die Energiebänder vom Atomkern entfernt sind, desto gerin­ger ist die Bindung der Elektronen an den Atomkern. In Abbildung 2-3 ist diese Bindung an den Atomkern durch Potentialtöpfe schematisch dargestellt. Es gilt, je freier die Elektronen sind, desto eher können sie Bindungen mit anderen Atomen eingehen.

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 2-2 : Atomschalenmodell, wobei das Energieniveau der Schalen ausgehend vom Atomkern größer wird. Die Zonen zwischen den Schalen können nicht von Elektronen besetzt werden.

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 2-3 : Energiediagramm eines Atomgitters. Aufgrund der Wechselwirkungen zwischen den Atomen entstehen Energiebänder, in denen sich die Elektronen be­wegen können. Die Potentialtöpfe zeigen schematisch die Bindung der Elektronen an den Atomkern.

Somit haben die beiden äußersten Bänder den größten Einfluss auf das physikalische und chemische Verhalten des Kristalls. Diese Bänder wer­den als Valenzband bzw. als Leitungsband bezeichnet. Dabei hat das Valenzband das höchste Ener­gieniveau, welches die Elektronen beim absoluten Nullpunkt (T = 0 °K) einnehmen können. Beide Bänder sind durch eine verbotene Zone getrennt, welche auch als forbidden gap oder Bandlücke Eg bezeichnet wird (siehe Abbildung 2-3). Ferner gilt, dass Elektronen im Valenzband noch an das Atom gebunden sind. Daher befindet sich das Valenzband innerhalb der Potentialtöpfe in Abbildung 2-3. Dagegen sind Elektronen im energetisch darüber liegenden Leitungsband frei beweglich. Des Weite­ren kann das Valenzband bezüglich der enthaltenen Elektronen teilweise besetzt oder voll besetzt sein, während das Leitungsband zusätzlich auch unbesetzt sein kann. Dabei gilt, dass ein voll besetztes Energieband keine weiteren Elektronen aufnehmen kann, während sich in einem unbesetzten Band keine Elektronen befinden.

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 2-4 : Leitungsband (LB) und Valenzband (VB) in einem Leiter, Isolator und Halbleiter

Die eingangs erwähnte Unterteilung in Leiter, Isolatoren und Halbleiter ergibt sich aus dem Abstand des Valenz- und Leitungsbandes. Bei einem Leiter überlagern sich beide Bänder, so dass sich schon Elektronen im Leitungsband befinden, die der elektrischen Leitfähigkeit dienen (siehe Abbildung 2-4a). In einem Isolator ist das Leitungsband unbesetzt und die Bandlücke in der Größenordnung um 10 eV (bspw. Δ Eg = 9 eV bei SiO2[7] ) (siehe Abbildung 2-4b). Daher ist die notwendige Energie, wel­che die Elektronen im Valenzband für den Übergang ins Leitungsband aufnehmen müssen, sehr groß. Dies führt zu einem sehr hohen spezifischen Widerstand, was einer geringen Leitfähigkeit entspricht. Bei einem Halbleiter ist die Bandlücke kleiner als 3 eV (bspw. Δ Eg = 1,1 eV bei Silizium). Es ist daher möglich, durch Hinzuführen thermischer Energie Elektronen aus dem Valenzband ins Leitungsband zu überführen (siehe Abbildung 2-4c). Die Wahrscheinlichkeit, mit der sich ein Elektron mit dem Energieni­veau E bei einer Temperatur T innerhalb des Valenz- oder des Leitungsbandes befindet, wird dabei mit der Fermiverteilung Wf (E) [Fer56] angegeben, welche lautet:

Abbildung in dieser Leseprobe nicht enthalten

Ef ist hierbei die Fermienergie und kb die Boltzmann Konstante[8]. Je größer der Wert Wf (E) ist, umso größer ist die Wahrscheinlichkeit, dass sich das Elektron im Valenzband befindet. Es gilt:

Abbildung in dieser Leseprobe nicht enthalten

Das bedeutet, ein Elektron mit der Energie Ef befindet sich mit gleicher Wahrscheinlichkeit im Va­lenzband bzw. im Leitungsband. Dagegen befindet sich ein Elektron mit einer Energie weit unter der Fermienergie mit sehr hoher Wahrscheinlichkeit im Valenzband. Ferner folgt aus der Fermiverteilung, dass mit größer werdender Temperatur die Wahrscheinlichkeit, dass sich ein Elektron mit der Energie E im Leitungsband befindet, ansteigt. Daraus folgt für einen Halbleiter, je höher seine Temperatur, desto größer ist die Anzahl der freibeweglichen Elektronen im Leitungsband und umso größer ist die elektrische Leitfähigkeit.

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 2-5: Atombindungen in unterschiedlichen Halbleitern. Das Fermienergie­niveau Ef verschiebt sich in Abhängigkeit der Dotierung. EL ist die untere Kante des Leitungsbands und EV die obere Kante des Valenzbands.

Wechselt in einem Halbleiter ein Elektron in das Leitungsband, so hinterlässt es im Valenzband ein Loch, welches auch als Defektelektron bezeichnet wird. Dieses kann durch ein Valenzelektron eines benachbarten Atomkerns wieder geschlossen werden. Da dadurch wieder ein neues Loch entsteht, welches wiederum von einem Elektron eines benachbarten Atomkerns geschlossen werden kann, liegt ein Ladungstransport in die entgegengesetzte Richtung vor. Dieser zeigt sich in der Bewegung der Löcher, welche somit eine positive Ladung transportieren. Dieser Ladungstransport basiert somit auf Valenzelektronen, welche an einen Atomkern gebunden sind. Daher ist die Beweglichkeit der Löcher geringer als die Beweglichkeit der Elektronen im Leitungsband.

Nach der Hund’schen Regel [Hun27] gehen in einem Halbleiterkristall die Valenzelektronen eines Atoms starke kovalente Bindungen mit den Valenzelektronen eines Nachbaratoms ein. Dies ist stark vereinfacht in Abbildung 2-5 dargestellt. Ferner gilt, in einem intrinsischen Halbleiter ist die Löcheran­zahl und Elektronenanzahl gleich. Somit liegt das Fermienergieniveau Ef, welches in diesem Fall dem intrinsischen Fermienergieniveau Ei entspricht, in der Mitte zwischen dem Leitungs- und dem Valenzband. Somit wird für jedes entstehende Loch auch ein Elektron gebildet. Dieses Gleich­gewicht kann verändert werden, wenn Materialen in den Halbleiter eingefügt werden, die entweder über ein Elektron mehr (Donatoren) oder ein Elektron weniger (Akzeptoren) verfügen. Wird ein Do­nator (bspw. Gallium, Bor) eingefügt, so liegt je Donatoratom ein ungebundenes Elektron vor (siehe Abbildung 2-5b). Dieses kann schon bei geringer Energiezufuhr in das Leitungsband gehoben werden. Daher belegen die Donatorelektronen Energieniveaus knapp unter dem Leitungsband, was eine Ver­schiebung des Fermienergieniveaus in Richtung des Leitungsbandes zur Folge hat (siehe Abbildung 2-5b). Im Gegensatz dazu führt das Hinzufügen von Akzeptoren (bspw. Arsen, Phosphor) zu einem Überschuss an Löchern, d. h. fehlenden Elektronen (siehe Abbildung 2-5c). Hierbei verschiebt sich das Fermienergieniveau Ef in Richtung des Valenzbandes. Ist ein intrinsischer Halbleiter mit Donato­ren angereichert, so spricht man auf Grund des Elektronenüberschusses von einem n-dotierten Halb­leiter. Dieser hat eine hohe Elektronenleitfähigkeit. Wird ein intrinsischer Halbleiter mit Akzeptoren angereichert, so spricht man vom einem p-dotierten Halbleiter, welcher eine hohe Löcherleitfähigkeit hat.

2.1.3 Aufbau und Funktionsweise

Da sich das Verhalten der NMOS- und PMOS-Transistoren ähnelt, wird im Folgenden die Funktions­weise der MOS-Transistoren nur am Beispiel eines NMOS-Transistors erläutert. In Abbildung 2-6 ist der Aufbau eines NMOS-Transistors und es sind die Symbole für NMOS- und PMOS-Transistoren dargestellt.

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 2-6 : Aufbau eines NMOS-Transistors (a) und Transistorsymbole (b)

Innerhalb eines p-dotierten Substrats befinden sich zwei n-dotierte Gebiete, welche als Source und Drain be­zeichnet werden. Über dem p-dotierten Substrat befindet sich das Gate (hier: stark n-dotiertes Polysilizium), welches durch einen Isolator (hier: Siliziumdioxid) vom Substrat getrennt ist. Bei einem PMOS-Transistor sind Source und Drain p-dotierte Gebiete, während das Substrat n-dotiert ist. Die Dicke der Siliziumdioxidschicht wird als Tox bezeichnet. Bei einem idealen Transistor entspricht der Abstand zwischen Source und Drain der Länge L des Gates. In heutigen Technologien überlappt je­doch das Gate die Drain- und Source-Gebiete. Daher wird der effektive Abstand zwischen Drain und Source als effektive Gate-Länge Leff bezeichnet. Da der Ladungstransport zwischen Drain und Source stattfindet, wird der Bereich zwischen beiden Gebieten auch als Kanalgebiet bezeichnet. Ferner sind Ldo und Lso die Längen der Überlappregion über Drain und Source. Weiterhin bezeichnet Ld die Länge des Drain- und Ls die Länge des Source-Gebiets, während Td und Ts jeweils die Dicken des Drain- bzw. des Source-Gebiets sind. Die Breite des Gates wird W genannt. Die Anschlüsse eines Transistors werden mit Drain, Source, Gate und Bulk bezeichnet, wobei der Bulk-Anschluss mit dem Substrat verbunden ist. Ferner findet sich das Feldeffektprinzip aus Abbildung 2-1 hier im Gate und im Kanalge­biet wieder.

Zum Verständnis der Funktionsweise des MOS-Transistors ist es hilfreich, das Energiebanddiagramm eines idealen MOS-Kondensators zu betrachten (siehe Abbildung 2-7). Das Diagramm zeigt unter anderem die Energieniveaus der unteren Grenze EL des Leitungsbandes und der oberen Grenze EV des Valenzbandes. Ferner sind die Fermienergieniveaus EfM und Ef im Metall und im Siliziumsubstrat dargestellt. Zusätzlich können die Abstände zwischen markanten Energieniveaus innerhalb des Kon­densators abgelesen werden.

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 2-7 : Idealer MOS-Kondensators und zugehöriges Energiebanddia­gramm. Das intrinsische Energieniveau Ei befindet sich durchgängig in der Mitte zwischen der unteren Kante des Leitungsbands EL und der oberen Kante des Valenzbands EV.

Der Kondensator besteht aus einer Metallschicht (Gate), dem n- bzw. p-dotiertem Substrat und einem dazwischen liegendem Isolator. Bei einem idealen MOS-Kondensator wird angenommen, dass der Isolator einen unendlichen hohen Widerstand hat und keine eingeschlossenen Ladungen besitzt. Zu­sätzlich wird vorausgesetzt, dass keine Spannung zwischen Metall und Substrat anliegt. Weiterhin gilt, dass die Austrittsarbeit[9] des Metalls Φm und des Substrats Φs gleich sind (siehe Abbildung 2-7). Das bedeutet:

Abbildung in dieser Leseprobe nicht enthalten

Hierbei steht χ für die Elektronenaffinität[10] des Halbleiters. Weiterhin ist φf, welches auch als Fermipo­tential bezeichnet wird, die Differenz zwischen dem intrinsischen Energieniveau Ei und der Fermienergie Ef. Für das Fermipotential φf_NMOS von NMOS-Transistoren gilt:

Abbildung in dieser Leseprobe nicht enthalten

Bei PMOS-Transistoren ergibt sich das Fermipotential φf_PMOS aus:

Abbildung in dieser Leseprobe nicht enthalten

Hierbei ist ND die Dotierdichte und ni die intrinsische Ladungsträgerdichte.

In Abbildung 2-8 ist die Ladungsverteilung in einem NMOS-Transistor dargestellt, bei dem Gate, Source , Drain und Bulk mit GND verbunden sind und somit ein Potential von 0 V haben. Zwi­schen den n-dotierten Drain- und Source-Gebieten und dem p-dotierten Substrat bilden sich jeweils Verarmungsregionen, in denen sich keine freien Ladungsträger[11] befinden. Dies resultiert aus der Rekom­bination der freien Donatorelektronen der n-dotierten Gebiete und den Elektronenfehlstellen (Löchern) der Akzeptoren des p-dotierten Substrats (siehe Abbildung 2-8). Die entstehende Spannung zwischen dem Substrat und Drain bzw. Source wird als Diffusionsspannung Vdif bezeichnet und ergibt sich aus:

Abbildung in dieser Leseprobe nicht enthalten

Hierbei ist NDa die Akzeptordichte des p-dotierten Gebietes und NDd ist die Donatordichte des n-dotierten Gebietes. Der Rest des Substrates, für den das Energiebanddiagramm in Abbildung 2-8 dargestellt ist, kann jedoch als homogen angenommen werden. Im Gegensatz zum idealen MOS-Kon­densator besteht das Gate aus n+-Polysilizium[12] und der Isolator aus Siliziumdioxid. Weiterhin sind die Austrittsarbeiten des Gates Φpoly und des Substrats Φs nicht identisch. Da Gate und Substrat über den GND-Anschluss kurz geschlossen sind, handelt es sich um ein geschlossenes System, welches im thermischen Gleichgewicht steht [Sze85]. Daher kommt es zu einem Ladungsaustausch zwischen dem Gate und dem Substrat, bis das Fermienergieniveau Ef_poly im Polysilizium-Gate mit dem Fermiener­gieniveau Ef im Substrat identisch ist. Dies führt zu einem Spannungsabfall Vox über dem Oxid, einem Oberflächenpotential φsub des Substrats und damit zu einer Bandverbiegung innerhalb des Substrats. Ferner gilt für Polysilizium in einer groben Nährung, dass Ef_poly und die untere Kante des Leitungs­bandes EL_poly identisch sind. Somit entspricht die Austrittsarbeit Φpoly des Gates in etwa der Elektro­nenaffinität von Silizium.

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 2-8 : Ladungsverteilung und Energiebanddiagramm eines NMOS-Transistors bei dem alle Anschlüsse mit GND verbunden sind [Vee00]. An der Grenzfläche zwischen Oxid und Silizium kommt es zu Bandverbiegung.

Die Differenz Φms [13] der Austrittsarbeiten des Gates und des Substrats ist definiert als (siehe Abbildung 2-8):

Abbildung in dieser Leseprobe nicht enthalten

Um den Flachbandzustand zu erreichen, in welchem keine Bandverbiegung vorliegt, muss zwischen Gate und Source die so genannte Flachbandspannung Vfb angelegt werden. Diese ergibt sich größten­teils aus der Differenz der Austrittsarbeiten. In realen Transistoren kommt jedoch noch der Einfluss der Ladungen Qox an der Grenzfläche zwischen Oxid und Substrat hinzu. Somit gilt:

Abbildung in dieser Leseprobe nicht enthalten

Hierbei ist Cox die Kapazität über dem Gate-Oxid, welche sich ergibt aus:

Abbildung in dieser Leseprobe nicht enthalten

Des Weiteren gibt εox die Dielektrizität des Gate-Dielektrikums an, welches sich aus der Dielektrizi­tätskonstante[14] ε0 des Vakuums und der relativen Dielektrizitätszahl[15] εr des Gate-Dielektrikums zusam­mensetzt.

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 2-9 : Schema und Energiebanddiagramm eines NMOS-Transistors, bei dem sich eine Verarmungsschicht der Dicke xv unterhalb des Gates gebildet hat. Das intrinsische Energieniveau Ei ist an der Grenzfläche zwischen Substrat und Oxid geringer als das Fermipotential Ef.

Wird eine Spannung Vgs > Vfb angelegt, welche eine Bandverbiegung kleiner gleich dem zweifachen Fermipotential φf zur Folge hat, so entsteht unterhalb des Gates eine Verarmungsschicht (siehe Abbildung 2-9). Dies bedeutet beim NMOS-Transistor, dass durch die Bandverbiegung Elektronen frei gesetzt werden. Diese rekombinieren mit den Löchern des p-dotierten Substrats. Zurück bleiben die fixierten negativ geladenen Akzeptoratome, die innerhalb der Verarmungsschicht die Ladung Qv bilden. Dabei gilt:

Abbildung in dieser Leseprobe nicht enthalten

Hierbei ist εsi die Dielektrizität des Siliziums[16]. Die Dicke xv der Verarmungsschicht ergibt sich aus:

Abbildung in dieser Leseprobe nicht enthalten

Die Spannung, bei der an der Oberfläche des Substrats eine Bandverbiegung des zweifachen Fermi­potentials (φsub = 2 φf) vorliegt, wird als Schwellspannung[17] Vth bezeichnet. In diesem Fall sind alle freibeweglichen Löcher (im p-Substrat) gebunden. Bei einem Transistor mit großer Gate-Länge (L > 2 µm) und mit einer Bulk-Source-Spannung Vbs = 0, ergibt sich Vth0 aus der Flachbandspannung Vfb und Φms zu:

Abbildung in dieser Leseprobe nicht enthalten

Ferner gilt, dass die Verarmungsschicht beim Erreichen der Schwellspannung ihre maximale Dicke xv_max hat:

Abbildung in dieser Leseprobe nicht enthalten

Einen wichtigen Einfluss auf die Schwellspannung hat die Potentialdifferenz zwischen dem Substrat und dem Source. Ist die Bulk-Source-Spannung Vbs größer als 0 V, d. h. das Source-Gebiet hat ein höheres Potential als das Substrat, verbreitert sich die Verarmungsschicht und die Ladung Qv verrin­gert sich. Dies führt zu einer Reduzierung Δ Vth,body der Schwellspannung. Dieser so genannte „ body bias “-Effekt kann folgendermaßen beschrieben werden:

Abbildung in dieser Leseprobe nicht enthalten

Hierbei ist γ der „ body bias “-Parameter, der sich für NMOS-Transistoren (γNMOS) und PMOS- Tran­sistoren (γPMOS) ergibt aus:

Abbildung in dieser Leseprobe nicht enthalten

Damit folgt für die Schwellspannung Vth’ unter Berücksichtigung des „ body bias “-Effekts für Tran­sistoren mit großer Gate-Länge:

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 2-10 : Schema und Energiebanddiagramm eines NMOS-Transistors, bei dem sich eine Inversionsschicht gebildet hat. In dieser befinden sich freie Elektronen, die als La­dungsträger dienen können. Die Bandverbiegung am Oxid ist so groß, dass sich EL, Ef und EV wie bei n-dotiertem Silizium verhalten.

Überschreitet Vgs die Schwellspannung, können keine weiteren Löcher innerhalb des p-dotierten Sub­strats gebunden werden. Daher sammeln sich die Elektronen, welche durch die Bandverbiegung frei­gesetzt wurden, unter dem Gate-Oxid und bilden eine Inversionsschicht (siehe Abbildung 2-10). Das Energiebanddiagramm zeigt, dass sich das Substrat an der Grenzfläche zum Gate-Oxid wie n-dotiertes Silizium verhält (siehe Abbildung 2-5). Die Elektronen in der Inversionsschicht stehen nun als freie Ladungsträger zur Verfügung und bilden einen leitenden Kanal zwischen Drain und Source. Die An­zahl der freien Elektronen im Leitungskanal mit der Ladung Qch wird durch die Gate-Source-Span­nung Vgs, die Schwellspannung Vth und die Gate-Oxidkapazität Cox bestimmt. Es gilt:

Abbildung in dieser Leseprobe nicht enthalten

Ist Vgs größer als die Schwellspannung, lassen sich zwei Arbeitsbereiche des MOS-Transistors festle­gen, welche von der Drain-Source-Spannung Vds abhängig sind. Ist Vds kleiner als (Vgs - Vth), so befin­det sich der Transistor im linearen Bereich. Dies ist für einen NMOS-Transistor in Abbildung 2-11a dargestellt. Es entsteht ein Stromfluss Ids zwischen Drain und Source, der sich mit ansteigendem Vds vergrößert. Da die größte Potentialdifferenz zwischen Source und Gate vorliegt, hat der Kanal seine größte Breite am Source-Gebiet.

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 2-11: Schema eines NMOS-Transistors im linearen Bereich und Sättigungsbereich [Vee00]. In beiden Bereichen hat sich ein Kanal gebildet, der eine Verbindung zwi­schen Source und Drain darstellt. Im Sättigungsbereich kommt es am „ pinch off “-Punkt zur Abschnü­rung des Kanals. Somit resultiert in diesem Bereich eine steigende Drain-Source-Spannung nicht mehr in einen steigenden Drain-Source-Strom.

Überschreitet Vds die Spannung (Vgs - Vth), so arbeitet der Transistor im Sättigungsbereich (siehe Abbildung 2-11b). Da die Potentialdifferenz zwischen Drain und Gate kleiner als die Schwellspan­nung ist, kommt es an diesem so genannten „ pinch off- Punkt zu einem Abschnüren des Kanals. Somit endet die Inversionsschicht nicht am Drain. Es werden jedoch am „ pinch off “-Punkt Elektronen aus der Inversionsschicht in die Verarmungsschicht abgegeben. Diese bewegen sich zum Drain und wer­den dort aufgenommen, da Vds größer als die Spannung am „ pinch off “-Punkt ist. Daraus folgt, dass der Strom Ids im Sättigungsbereich des Transistors nur von Vgs kontrolliert wird und unabhängig ist von Vds. Die zugehörigen Stromkennlinien sind in Abbildung 2-12 dargestellt.

Für Transistoren mit großer Gate-Länge (L > 2 µm), lässt sich der Strom Ids innerhalb der Arbeitsbe­reiche vereinfacht nach dem Shockley–Modell berechnen [Sch50]:

Abbildung in dieser Leseprobe nicht enthalten

µ0 beschreibt die Mobilität der Ladungsträger. Dabei ist zwischen der Mobilität der Elektronen (für NMOS-Transistoren) µn und der Löcher µp (für PMOS-Transistoren) zu unterscheiden. Es zeigt sich, dass der Strom im Linear- und Sättigungsbereich größer ist, wenn eine geringe Schwellspannung Vth vorhanden ist. Zusätzlich führt bei steigender Gate-Source-Spannung Vgs eine niedrige Schwellspan­nung zu einem frühen Wechsel des Transistors in einen leitenden Zustand.

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 2-12 : Stromkennlinien und Arbeitsbereiche eines NMOS-Transistor

Ist der Transistor leitend, so hat der Kanal einen Widerstand Rds, welcher als Kanalwiderstand be­zeichnet wird. Der Kanalwiderstand kann direkt aus Gleichung 2.22 für den Drain-Source-Strom be­stimmt werden, wobei gilt [Wes05]:

Abbildung in dieser Leseprobe nicht enthalten

Befindet sich der Transistor im linearen Bereich und ist die Drain-Source-Spannungen klein, kann Rds folgendermaßen approximiert werden:

Abbildung in dieser Leseprobe nicht enthalten

Auch wenn es sich hierbei nur um eine einfache Annäherung handelt, zeigt sich, dass der Rds mit stei­gender Gate-Breite W kleiner wird. Im Gegensatz dazu resultieren die Erhöhungen der Gate-Länge L, der Schwellspannung Vth und der Gate-Oxiddicke Tox zu einer Vergrößerung von Rds.

2.1.4 Kapazitäten

Eine wichtige Kenngröße eines Transistors ist dessen Eingangskapazität, welche auch als Gate-Kapa­zität Cg bezeichnet wird. Diese setzt sich aus folgenden Komponenten zusammen (siehe Abbildung 2-13):

Abbildung in dieser Leseprobe nicht enthalten

mit:

Cgb: Kapazität zwischen Gate und Bulk

Cgs, Cgd: Kapazitäten zwischen Gate und Source bzw. Gate und Drain

Cgso, Cgdo: Überlapp[18] - Kapazitäten zwischen Gate und Source bzw. Gate und Drain

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 2-13 : Kapazitäten in einem MOS-Transistor

Die Überlappkapazitäten Cgso und Cgdo entstehen direkt zwischen dem Gate und dem Source- oder Drain-Gebiet. Es gilt:

Abbildung in dieser Leseprobe nicht enthalten

Beide Kapazitäten können als fix betrachtet werden. Im Gegensatz dazu sind die Kapazitäten Cgb, Cgs und Cgd abhängig vom Arbeitsbereich des Transistors. Somit gilt für die Kapazitäten in den unterschiedlichen Arbeitsbereichen der Transistoren:

Sperrbereich (Vgs ≤ Vth)

Wie in Abschnitt 2.1.3 gezeigt, hat sich im Sperrbereich des Transistors unterhalb des Gate-Oxids eine Verarmungsschicht gebildet. Die daraus resultierende Kapazität Cv befindet sich in Reihe zur Kapazi­tät des Gate-Oxids Cox. Somit ergibt sich die Kapazität zwischen Gate und Bulk zu:

Abbildung in dieser Leseprobe nicht enthalten

Daraus folgt, dass die minimale Gate-Bulk-Kapazität beim Erreichen der Schwellspannung (Vgs = Vth) anliegt, denn in diesem Fall hat die Verarmungsschicht ihre maximale Dicke xv_max. Befindet sich der Transistor im Sperrbereich, können die Gate-Source- und Gate-Drain-Kapazitäten mit Cgs = Cgd = 0 angenähert werden.

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 2-14 : Gate-Source- (Cgs) und Gate-Drain- (Cgd) Kapazitäten an einem CMOS-Transistor in Abhängigkeit der Drain - Source-Spannung Vds [Vee00]

Linearbereich (Vgs > Vth, 0 < Vds < Vgs - Vth)

Aus Abschnitt 2.1.3 folgt, dass sich im Linearbereich des Transistors eine Inversionsschicht unter dem Gate-Oxid gebildet hat. Diese sorgt für eine leitende Verbindung zwischen Drain und Source. Das hat wiederum eine kapazitive Kopplung zwischen Gate und Drain sowie Gate und Source zur Folge, wäh­rend die Gate-Bulk-Kapazität annähernd Null wird. Besteht keine Potentialdifferenz zwischen Drain und Source (Vds = 0), teilt sich die Ladung im Kanal gleichmäßig auf und es gilt:

Abbildung in dieser Leseprobe nicht enthalten

Mit steigender Drain - Source-Spannung Vds verringert sich die Ausbreitung der Inversionsschicht in der Nähe des Drain-Gebiets und es befinden sich mehr Ladungsträger in der Nähe des Source-Gebiets. Somit wird Cgs größer und Cgd kleiner. In Abbildung 2-14 ist der Verlauf approximiert darge­stellt [Vee00]. Die Kapazitäten Cgs und Cgd können angenähert werden mit [Ytt03]:

Abbildung in dieser Leseprobe nicht enthalten

Gesättigter Bereich (Vgs > Vth, Vds > Vgs - Vth)

Für den gesättigten Bereich gilt, dass auf Grund der Abschnürung die Inversionsschicht vor dem Drain-Gebiet endet. Deshalb ist Cgd = 0. Die Gate-Source-Kapazität Cgs ergibt sich in diesem Bereich aus [Vee00]:

Abbildung in dieser Leseprobe nicht enthalten

Aus diesen Betrachtungen folgt, dass die größte Gate-Kapazität Cg_max eines Transistors vorliegt, wenn keine Verarmungsschicht vorhanden ist (Vgs = Vfb) oder wenn sich der Transistor im linearen Bereich befindet. In beiden Fällen gilt:

Abbildung in dieser Leseprobe nicht enthalten

Neben der Gate-Kapazität existieren auch die Kapazität Cdb zwischen Drain und Bulk sowie die Kapa­zität Csb zwischen Source und Bulk. Hierbei handelt es sich um Diodenkapazitäten, welche jeweils abhängig von der Spannung Vpn über dem p-n-Übergang sind. Beide Kapazitäten setzten sich entspre­chend der Geometrie des Transistors jeweils aus den beiden Komponenten Flächenkapazität Ca und Seitenwandkapazität Csw zusammen. Dabei bezeichnet Ca die Kapazität zwischen der Grundseite des Drain- bzw. Source-Gebiets und dem Substrat. Ferner ist Csw die Kapazität zwischen den Seitenwän­den des Drain- bzw. Source-Gebiets und dem Substrat. Es gilt [Zeg04]:

Abbildung in dieser Leseprobe nicht enthalten

Ld/s sind entsprechend die Länge bzw. Dicke des Drain oder Source Gebiets. Ferner sind Ca ’ und Csw ’ technologieabhängige Parameter [Zeg04].

2.2 Effekte in Nanometer-Technologien

Die bisherigen Betrachtungen konzentrierten sich auf Transistoren mit Gate-Längen mit L > 2 µm. In aktuellen Nanometer-Technologien sind die Gate-Längen jedoch kleiner als 100 nm. Dadurch treten Effekte in den Vordergrund, die bisher vernachlässigt werden konnten. Diese Effekte werden aufbau­end auf den Grundlagen aus Abschnitt 2.1 im Folgenden erläutert.

2.2.1 Short channel effects (SCE)

Mit abnehmender Gate-Länge steigt der Einfluss der Verarmungsregionen unter den Drain- und Source-Gebieten, während der Einfluss des Gates kleiner wird. Dieses als short channel effects [19] (SCE) bezeichnete Verhalten ist in Abbildung 2-15 dargestellt. Der trapezförmige Bereich unter dem Gate kennzeichnet den Kanal, in welchem die Ladungen vom Gate kontrolliert werden. In den restli­chen Bereichen werden die Ladungen von Drain und Source kontrolliert. Eine Folge der SCE ist die Reduzierung der Schwellspannung, da weniger Ladungsträger innerhalb des Kanals vom Gate beein­flusst werden. So ergibt sich die Verschiebung Δ Vth,SCE der Schwellspannung durch SCE aus:

Abbildung in dieser Leseprobe nicht enthalten

Hierbei wird angenommen, dass die Verarmungsschicht unter dem Gate, Drain und Source die gleiche Dicke hat (xv ≈ xv_d ≈ xv_s). Ferner ist Δ Qv,th die Ladung, welche sich bei Erreichen der Schwellspan­nung in der Verarmungsschicht befindet und die nicht vom Gate kontrolliert wird. Aus Gleichung 2.35 folgt, dass in Nanometer-Technologien die Schwellspannung sinkt, wenn die Gate-Länge L kleiner wird.

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 2-15 : Short channel effect (SCE) in einem NMOS-Transistor. Der vom Gate kontrollierte Kanalbereich verringert sich mit kleiner werdender Gate-Länge, während der Ein­fluss der Drain- und Source-Gebiete auf die Ladungen im Kanal ansteigt.

2.2.2 Drain induced barrier lowering (DIBL) und punchthrough effect

Ein weiterer Effekt der SCE ist das so genannte drain induced barrier lowering (DIBL). Dies bezeich­net den Einfluss der Drain-Source-Spannung Vds auf die Schwellspannung Vth in Transistoren mit klei­ner Kanallänge. So hat Vds in Transistoren mit großer Gate-Länge (L > 2 µm) nur einen geringen Einfluss auf die Potentialfelder innerhalb des Transistors. Dies basiert auf dem großen Abstand der Source- and Drain-Gebiete. Befindet sich der Transistor im Sperrbereich, kontrolliert somit nur die Gate-Source-Spannung Vgs die Potentialbarriere Eb. Diese muss von den Ladungsträgern überwunden werden, um in den Kanal zu gelangen. In Nanometer-Technologien hat Vds jedoch einen entscheiden­den Einfluss auf die Potentialfelder des Transistors, wenn dieser sich im Sperrbereich befindet. Dies soll anhand von Abbildung 2-16 gezeigt werden.

Es sind die Potentialbarriere Eb, das Fermienergieniveau Ef und die untere Kante EL des Leitungsbands für einen NMOS-Transistor mit großer Kanallänge und für einen NMOS-Kurzkanaltransistor für ver­schiedene Vds dargestellt. Beide Transistoren befinden sich im Sperrbereich (Vgs = 0 V). Bei dem Tran­sistor mit großer Kanallänge ist der Einfluss von Vds relativ gering und die Potentialbarriere wird nicht beeinflusst. Bei dem Kurzkanaltransistor verringert sich jedoch die Potentialbarriere mit steigendem Vds. Somit können die Ladungsträger Vgs eher in den Kanal gelangen, was wiederum in einer fallenden Schwellspannung resultiert. Dieser so genannte DIBL-Effekt verstärkt sich mit kleiner werdenden Kanallängen und ansteigender Drain-Source-Spannung. Damit ergibt sich die Schwellspannung Vth aus:

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 2-16 : Potentiallinien in Transistoren mit großer (> 2 µm) und kleiner (< 180 nm) Kanallänge in Abhängigkeit von Vds. Bei kleiner Kanallänge verringert sich bei entsprechend großer Drain-Source-Spannung Vds die Potentialbarriere Eb und die Ladungsträger kön­nen eher in den Kanal eintreten, was zu einem Strom führt.

wobei der DIBL-Koeffizient η approximiert werden kann als [Liu93, Sil05a]:

Abbildung in dieser Leseprobe nicht enthalten

Hierbei gilt:

Abbildung in dieser Leseprobe nicht enthalten

Bei großem Drain-Potential ist es möglich, dass sich die Verarmungsregion des Drain - Gebiets so weit ausbreitet, dass sie mit der Verarmungsregion des Source-Gebiets zusammenstößt (siehe Abbildung 2-17). Die Spannung Vds_pt gibt an, ab welcher Drain-Source-Spannung dieser als punchthrough bezeich­nete Effekt eintritt. Es gilt [Van92]:

Abbildung in dieser Leseprobe nicht enthalten

Hierbei ist Wdsub die Breite der Grenzfläche zwischen Drain-Gebiet und Substrat. Beim Überschreiten von Vds_pt wird die Potentialbarriere der Ladungsträger im Source-Gebiet reduziert und es entsteht ein zusätzlicher Stromfluss zwischen Drain und Source.

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 2-17: Punchthrough, wobei die Verarmungsregionen des Drain- und des Source-Gebiets zusammenstoßen, was zu einem Stromfluss führt.

2.2.3 Tunneling effect

In der klassischen Physik kann ein Objekt eine Potentialbarriere nur überwinden, wenn es genug Ener-gie hat. Das bedeutet:

Abbildung in dieser Leseprobe nicht enthalten

Hierbei ist Ekin die kinetische Energie des Objekts und Epot die potentielle Energie der Barriere. Ein quantenmechanisches Objekt mit der Energie E, wie beispielsweise ein Elektron, kann jedoch eine Potentialbarriere überwinden, welche ein höheres Energieniveau besitzt. Dieses Verhalten kann an­hand des Welle-Teilchen-Dualismus erklärt werden, der besagt, dass bestimmte Objekte wie Elektro­nen oder Photonen zugleich Wellencharakter als auch Teilchencharakter haben [Tip03]. Die Wellenfunktion ψ(x) ergibt sich durch die Auflösung der Schrödinger-Gleichung [Bos03]:

Abbildung in dieser Leseprobe nicht enthalten

wobei Epot(x) an der Stelle x das Potential des Feldes angibt, in welchem sich das Teilchen befindet. Aus dem Quadrat des Betrags der Wellenfunktion ψ(x) ergibt sich die Wahrscheinlichkeit p(r,t) für den Aufenthaltsort r zum Zeitpunkt t des Teilchens:

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 2-18: Tunneling effect beim Auftreffen einer Wellenfunktion auf eine Potentialbarriere. Ist die Dicke Tpw der Potentialbarriere gering genug, kann die Welle diese durch­dringen

Trifft ein Elektron auf eine Potentialbarriere, so wird ein Teil der Wellenfunktion reflektiert, während der Rest in die Potentialbarriere eindringt. Innerhalb dieser fällt die Wellenfunktion und damit die Energie des Teilchens exponentiell ab (siehe Abbildung 2-18). Verfügt das Elektron jedoch über hinrei­chend kinetische Energie und Masse und ist die Potentialbarriere schmal genug, so ist die Wel­lenfunktion am Ende des Potentialwalls größer Null. Dabei ist der Transmissionsgrad Tr ein Maß dafür, wie gut die Barriere durchtunnelt werden kann, und ergibt sich aus:

Abbildung in dieser Leseprobe nicht enthalten

Hierbei ist m e die effektive Elektronenmasse, ћ das Planksche Wirkungsquantum[20] und Tpw die Breite des Potentialwalls. In Nanometer-Technologien lassen sich zwei Arten des tunneling effect beobachten. Dies sind das band to band tunneling und das gate oxide tunneling.

Band to band tunneling tritt an in Sperrrichtung geschalteten hoch dotierten p-n-Übergängen auf. Diese Übergänge entstehen beispielsweise zwischen Source und Substrat sowie zwischen Drain und Substrat in Nanometer-MOS-Transistoren [Sin97]. Voraussetzung ist, dass das Leitungsband des n-dotierten Gebiets unterhalb des Valenzbands des p-dotierten Gebiets liegt (siehe Abbildung 2-19). Ist die Feldstärke über dem p-n-Übergang entsprechend groß (> 106 V/cm), können Elektronen vom Valenzband des p-dotierten Gebiets ins Leitungsband des n-dotierten Gebiets und umgekehrt tunneln. Die Stromdichte Jbtb des resultierenden Stroms kann dabei approximiert werden als [Tau98]:

Abbildung in dieser Leseprobe nicht enthalten

Hierbei ist Epn das elektrische Feld am p-n-Übergang. Es ist ersichtlich, dass ein Anstieg der Dotier­dichten NDa und NDd in aktuellen und zukünftigen Technologien zu einer Vergrößerung der Strom­dichte führt [Won04].

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 2-19 : Energiebanddiagramme beim band to band tunneling

Als gate oxide tunneling werden die tunneling effects durch das Gate-Oxid bezeichnet. Hierbei gelangen Elektronen oder Löcher aus dem Gate durch das Gate-Oxid in das Substrats und umgekehrt. Das gate oxide tunneling lässt sich in die zwei Komponenten Fowler-Nordheim tunneling und direct tunneling unterteilen. Beim Fowler-Nordheim tunneling gelangen Elektronen oder Löcher ins Leitungsband des Gate-Oxids (siehe Abbildung 2-20a). Dies geschieht, wenn die Austrittsarbeit Φox vom Substrat zum Gate-Oxid keiner ist als der Spannungsabfall Vox über dem Gate-Oxid, d. h. Φox < Vox. Die Stromdichte JFN kann approximiert werden als [Tau98]:

Abbildung in dieser Leseprobe nicht enthalten

Hierbei bezeichnet Eox das elektrische Feld des Gate-Oxids, welches sich ergibt aus:

Abbildung in dieser Leseprobe nicht enthalten

Da Vox jedoch in neueren Technologien relativ klein ist, hat das Fowler-Nordheim tunneling nur einen geringen Einfluss [Roy03, Won04].

Beim direct tunneling tunneln die Elektronen und Löcher durch das Gate-Oxid hindurch (siehe Abbildung 2-20b). Als Voraussetzung gilt, dass das Gate-Oxid hinreichend dünn ist (< 3-4 nm) und das Φox > Vox ist. Die Stromdichte Jdt des direct tunneling ergibt sich aus [Tau98]:

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 2-20: Energiebanddiagramme beim Fowler-Nordheim tunne­ling und beim direct tunneling

Abbildung in dieser Leseprobe nicht enthalten

Ferner lassen sich drei verschiedene Formen unterscheiden, wie direct tunneling in einem MOS-Tran­sistor vorkommen kann. Dies sind das Tunneln von Elektronen aus dem Leitungsband (ELB) und aus dem Valenzband (EVB), sowie das Tunneln von Löchern aus dem Valenzband (LVB) (siehe Abbildung 2-21) [Hu06]. Hat sich in einem NMOS-Transistor die Inversionsschicht gebildet, so wird das gate oxide tunneling vom ELB zwischen Gate und Inversionsschicht dominiert. Befindet sich der Transistor im Sperrbereich und hat sich eine Verarmungsschicht gebildet, so dominiert EVB zwischen Gate und Bulk. In einem PMOS-Transistor dominiert LVB zwischen Gate und Inversionsschicht, wäh­rend im Sperrbereich EVB zwischen Gate und Substrat den größten Anteil am g ate oxide tunneling hat [Roy03]. Da die Potentialbarriere für LVB (4,5 eV) um einiges größer ist als für ELB (3,1 eV), ist das durch ELB bedingte gate oxide tunneling größer als durch LVB.

[...]


[1] engl.: integrated circuits

[2] dt.: Metalloxid-Halbleiter

[3] engl.: length

[4] engl.: width

[5] q = -1,602 10-19 C

[6] engl.: thickness

[7] SiO2: chem. Formelzeichen für Siliziumdioxid

[8] kb = 1,381·10-23 J/K

[9] kleinste benötigte Energie, um ein Elektron aus dem ungeladenen Material in den Vakuumzustand herauszulösen.

[10] Energie, die bei der Aufnahme eines Elektrons frei wird

[11] Elektronen bzw. Löcher

[12] hoch n-dotiertes Silizium, bei dem das Fermienergieniveau innerhalb des Leitungsbandes liegt

[13] M steht hier aus historischen Gründen für „Metall“, obwohl es sich um ein Polysilizium-Gate handelt.

[14] ε0 = 8,85·10-12 CV-1m-1

[15] für SiO2: εr_ox = 3,9

[16] εsi = 11,9 ε0

[17] engl.: threshold voltage

[18] engl.: overlap

[19] dt.: Kurzkanaleffekte

[20] ћ = 6,626·10-34 Js

Ende der Leseprobe aus 224 Seiten

Details

Titel
Untersuchung und Reduzierung des Leckstroms integrierter Schaltungen in Nanometer-Technologien bei konstanten Performanceanforderungen
Hochschule
Universität Rostock  (Institut für Angewandte Mikroelektronik und Datentechnik)
Note
1,0
Autor
Jahr
2007
Seiten
224
Katalognummer
V119167
ISBN (eBook)
9783640225972
ISBN (Buch)
9783640227419
Dateigröße
2314 KB
Sprache
Deutsch
Schlagworte
Untersuchung, Reduzierung, Leckstroms, Schaltungen, Nanometer-Technologien, Performanceanforderungen
Arbeit zitieren
Dr.-Ing. Frank Sill (Autor), 2007, Untersuchung und Reduzierung des Leckstroms integrierter Schaltungen in Nanometer-Technologien bei konstanten Performanceanforderungen, München, GRIN Verlag, https://www.grin.com/document/119167

Kommentare

  • Noch keine Kommentare.
Im eBook lesen
Titel: Untersuchung und Reduzierung des Leckstroms integrierter Schaltungen in Nanometer-Technologien bei konstanten Performanceanforderungen


Ihre Arbeit hochladen

Ihre Hausarbeit / Abschlussarbeit:

- Publikation als eBook und Buch
- Hohes Honorar auf die Verkäufe
- Für Sie komplett kostenlos – mit ISBN
- Es dauert nur 5 Minuten
- Jede Arbeit findet Leser

Kostenlos Autor werden