Beiträge zur Technologieentwicklung für die Erzeugung von Airgap-Strukturen in Metallisierungssystemen in integrierten Schaltkreisen


Doktorarbeit / Dissertation, 2008
283 Seiten, Note: 2

Leseprobe

Beiträge zur Technologieentwicklung für die
Erzeugung von Airgap - Strukturen
in Metallisierungssystemen
in integrierten Schaltkreisen
von der Fakultät für Elektrotechnik und Informationstechnik
der Technischen Universität Chemnitz
genehmigte
Dissertation
zur Erlangung des akademischen Grades
Doktor der Ingenieurwissenschaften
(Dr.-Ing.)
vorgelegt
von:
Dipl.-Ing. Knut Schulze
geboren am 27. Oktober 1976 in Schlema
eingereicht am 15. Januar 2008
Gutachter:
Prof. Dr. Dr. Prof. h.c. mult. Thomas Geßner
Prof. Dr.-Ing. Wolfram Dötzel
Dr. rer. nat. Heinrich Körner
Tag der Verteidigung: 6. Mai 2008


Bibliografische Beschreibung
Schulze, Knut
Beiträge zur Technologieentwicklung für die Erzeugung von Airgap - Strukturen in Metal-
lisierungssystemen in integrierten Schaltkreisen
Chemnitz, Technische Universität
Fakultät für Elektrotechnik und Informationstechnik
Dissertation A
S.: 270
Abb.: 174
Tab.: 35
Lit.: 231
Anl.: 7
Referat
Die Arbeit beschreibt die Entwicklung und Evaluierung zweier neuartiger Technologien
(Maske und Spacer) zur Erzeugung von Airgap-Strukturen in Mehrebenenmetallisierun-
gen integrierter Schaltkreise. Ausgangspunkt der Arbeit bildet die Aufarbeitung der The-
matik der low-k Materialien sowie der aus der Literatur bekannten Airgap-Ansätze. Es
werden die beiden entwickelten Konzepte zur Airgap-Erzeugung prinzipiell beschrieben
und hinsichtlich der definierten Zielstellungen (konventionelle Prozessierung, Skalierbar-
keit, selektiver Eintrag) sowie vergleichend zu alternativen Airgap-Ansätzen diskutiert. Im
Fortgang werden Präparationen beider Technologien vorgestellt und deren Machbarkeit
nachgewiesen. Die Erprobung und Optimierung einzelner Prozesse werden dokumentiert.
Anhand der funktionsbedingten Anforderungen an Materialien und Grenzflächen wer-
den ausgewählte Integrationsaspekte untersucht. Den Schwerpunkt bildet dabei der Ein-
fluss von Fluorwasserstoffsäure auf elektrisch leitfähige und dielektrische Diffusionsbarrie-
ren, Kupfer sowie deren Verbund. Es werden Möglichkeiten gezeigt, unerwünschte Wech-
selwirkungen zu minimieren und die Zuverlässigkeit der defektfreien Airgap-Erzeugung
zu steigern. Die Arbeit beinhaltet zudem die Charakterisierung von Airgap-Strukturen
entsprechend beider Ansätze hinsichtlich ihres elektrischen, thermischen und mechani-
schen Verhaltens für variierte Geometrien und Materialeigenschaften. Es werden FEM -
Simulationen genutzt, um Messwerte zu verifizieren, Extrapolationen bei variierten Ein-
gabedaten durchzuführen oder nicht messbare Größen zu extrahieren.
AIR GAP, AIRGAP, LOW-K, OPFERSCHICHT, BUFFERED HF, GEPUFFERTE HF,
FLUSSSÄURE, SPACER, FEM-SIMULATION, TECHNOLOGIE, METALLISIERUNG,
DAMASCENE, HALBLEITERTECHNOLOGIE, SIGNALVERZÖGERUNG, k
ef f
, HY-
BRIDE INTEGRATION, VERDRAHTUNG, LEITBAHNSYSTEM


Inhaltsverzeichnis
Verzeichnis der verwendeten Abkürzungen und Symbole
VII
1 Einleitung
1
2 Leitbahnsysteme der Mikroelektronik
7
2.1 Das RC -Produkt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7
2.2 Low-k, Ultra low-k (ULK ) und Extreme low-k (ELK ) Materialien . . . . . 12
2.2.1
Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
2.2.2
Ansätze . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
2.2.2.1
Reduktion der dielektrischen Polarisierbarkeit . . . . . . . 13
2.2.2.2
Reduktion der Dichte . . . . . . . . . . . . . . . . . . . . 16
2.2.3
Verfügbare Materialien der Klassifizierung low-k und ULK . . . . . 19
2.2.4
Integrationsfähigkeit . . . . . . . . . . . . . . . . . . . . . . . . . . 21
2.3 Airgap-Strukturen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
2.3.1
Ansätze und Entwicklungsstand von Airgap-Technologien . . . . . . 29
2.3.1.1
Erzeugung durch Schichtabscheidung . . . . . . . . . . . . 31
2.3.1.2
Erzeugung durch Entfernen eines Opfermaterials . . . . . 36
3 Entwickelte technologische Konzepte zur Erzeugung von Airgaps
43
3.1 Ausgangspunkt und Ziele . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
3.2 Airgap mittels Maske-Technologie . . . . . . . . . . . . . . . . . . . . . . . 44
3.3 Airgap mittels Spacer-Technologie . . . . . . . . . . . . . . . . . . . . . . . 46
3.4 Diskussion der Airgap-Ansätze Maske und Spacer . . . . . . . . . . . . . . 48
3.4.1
Merkmale und Unterschiede . . . . . . . . . . . . . . . . . . . . . . 48
3.4.2
Prinzipieller Vergleich zu alternativen Airgap-Ansätzen . . . . . . . 50
4 Technologische Einzelprozesse zur Herstellung der Airgaps
53

II
INHALTSVERZEICHNIS
4.1 PECVD-Abscheidung dielektrischer Schichten . . . . . . . . . . . . . . . . 53
4.2 Lithografie und Lackentfernung (PLE ) . . . . . . . . . . . . . . . . . . . . 54
4.3 Plasmachemisches Ätzen (RIE) . . . . . . . . . . . . . . . . . . . . . . . . 57
4.4 Metallisierung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
4.4.1
Barriereabscheidung . . . . . . . . . . . . . . . . . . . . . . . . . . 57
4.4.2
Kupferabscheidung . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
4.5 Chemisch-Mechanisches Polieren (CMP) . . . . . . . . . . . . . . . . . . . 62
4.6 Nasschemisches Ätzen von SiO
2
-Schichten . . . . . . . . . . . . . . . . . . 63
4.7 Prozessoptimierung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
4.7.1
Konforme PECVD SiO
2
-Abscheidung . . . . . . . . . . . . . . . . . 64
4.7.2
Anisotropes Rückätzen des SiO
2
-Spacers . . . . . . . . . . . . . . . 65
5 Präparation vollständiger Airgaps
71
5.1 Technologische Prozessabfolge . . . . . . . . . . . . . . . . . . . . . . . . . 71
5.1.1
Airgap mittels Spacer - Technologie . . . . . . . . . . . . . . . . . . 71
5.1.2
Airgap mittels Maske - Technologie . . . . . . . . . . . . . . . . . . 77
5.2 Integrationsaspekte . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
5.2.1
Erprobung des Chemisch-Mechanischen Polierens (CMP) auf Air-
gap-Strukturen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
5.2.2
Einfluss HF -basierenden Nassätzmedien auf leitfähige Diffusions-
barrieren sowie Kupfer . . . . . . . . . . . . . . . . . . . . . . . . . 82
5.2.2.1
Resistenz und Dichtigkeit von leitfähigen Diffusionsbarrieren 83
5.2.2.2
Einfluss auf Kupfer(leitbahnen) und deren Wirkmechanis-
men . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
5.2.2.3
Optimierung der Grenzflächen Cu/SiC:H und Cu/SiCN:H 90
5.2.3
Modifikation HF -resistenter dielektrischer PECVD SiC:H - und SiCN:H -
Schichten durch Trockenätz- (RIE ) und Resiststripprozesse (PLE )
und deren Bedeutung . . . . . . . . . . . . . . . . . . . . . . . . . . 94
5.2.4
Mechanisches Schichtspannungsverhalten von PECVD SiC:H Schich-
ten bei Abscheidung auf PECVD SiO
2
. . . . . . . . . . . . . . . . 99
6 Charakterisierung
103
6.1 Die Finite-Element-Methode (FEM ) . . . . . . . . . . . . . . . . . . . . . 104
6.2 Elektrische Charakterisierung . . . . . . . . . . . . . . . . . . . . . . . . . 105
6.2.1
Kapazitätsmessungen während des Opferschichtätzens . . . . . . . . 105

INHALTSVERZEICHNIS
III
6.2.2
FEM -Simulation der Kammkapazitäten während des Opferschichtät-
zens . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
6.2.2.1
Problemstellung und Vorgehen . . . . . . . . . . . . . . . 113
6.2.2.2
Fehlerabschätzung und Modellierungsumfang . . . . . . . 114
6.2.2.3
Simuliertes Kapazitätsverhalten . . . . . . . . . . . . . . . 118
6.2.3
FEM -Simulation der effektiven Dielektrizitätskonstante k
ef f
. . . . 121
6.2.3.1
Problemstellung und Vorgehen . . . . . . . . . . . . . . . 121
6.2.3.2
Extraktion von k
ef f
für präparierte Airgap-Strukturen . . 123
6.2.3.3
Extraktion von k
ef f
für Geometrien der near-term- (65 nm
bis 32 nm) und long-term-Chipgenerationen (22 nm) . . . 124
6.2.4
Einfluss des nasschemischen Opferschichtätzens auf das Leckstrom-
verhalten . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134
6.2.5
Zusammenfassung der elektrischen Charakterisierung der Airgap-
Strukturen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
6.3 Thermische Charakterisierung . . . . . . . . . . . . . . . . . . . . . . . . . 138
6.3.1
FEM -Simulation der thermischen Belastung von Metallisierungs-
systemen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
6.3.1.1
Modell eines Leitbahnsystems der 45 nm Technologie . . . 141
6.3.1.2
Charakterisierung einer Zwei-Leiteranordnung hinsichtlich
Temperaturverteilung und Wärmefluss in Abhängigkeit von
der Dichte der Via-Besetzung . . . . . . . . . . . . . . . . 150
6.3.1.3
Thermische Charakterisierung der Grundelemente der Air-
gap-Ansätze Maske und Spacer . . . . . . . . . . . . . . . 151
6.3.1.4
Thermische Charakterisierung des Spacer-Ansatzes hin-
sichtlich Leitbahnabstand . . . . . . . . . . . . . . . . . . 155
6.3.2
Bestimmung der thermischen Leitfähigkeit von dielektrischen Schich-
ten mithilfe der 3-Messmethode . . . . . . . . . . . . . . . . . . . 157
6.3.2.1
Theorie der 3-Methode . . . . . . . . . . . . . . . . . . . 157
6.3.2.2
Durchführung der 3-Messung . . . . . . . . . . . . . . . 159
6.3.2.3
Probenpräparation der 3-Messung . . . . . . . . . . . . . 159
6.3.2.4
Messaufbau der 3-Messung . . . . . . . . . . . . . . . . . 161
6.3.2.5
Messung des Temperaturkoeffizienten (TCR) . . . . . . 161
6.3.2.6
Messung der Spannungssignale U
1
und U
3
. . . . . . . . 162
6.3.2.7
Thermische Leitfähigkeit relevanter Schichten für Techno-
logien zur Airgap-Erzeugung Maske und Spacer . . . . . . 163
6.3.3
Zusammenfassung der thermischen Charakterisierung . . . . . . . . 164

IV
INHALTSVERZEICHNIS
6.4 FEM -Simulation des mechanischen Verhaltens von Airgaps . . . . . . . . . 165
6.4.1
Problemstellung und Vorgehen . . . . . . . . . . . . . . . . . . . . . 165
6.4.2
Modellentwurf und Variationsumfang . . . . . . . . . . . . . . . . . 166
6.4.3
Materialparameter . . . . . . . . . . . . . . . . . . . . . . . . . . . 168
6.4.3.1
Mechanische Eigenschaften . . . . . . . . . . . . . . . . . 168
6.4.3.2
Quantifizierung der Haftfestigkeit relevanter Schichtkom-
binationen . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
6.4.4
Ergebnisse . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171
6.4.4.1
Symmetrische Leitbahnanordnung . . . . . . . . . . . . . 171
6.4.4.2
Unsymmetrische Leitbahnanordnung . . . . . . . . . . . . 177
6.4.5
Zusammenfassung und Schlussfolgerungen der mechanischen Simu-
lationen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
7 Zusammenfassung und Ausblick
179
Literaturverzeichnis
184
Abbildungsverzeichnis
205
Tabellenverzeichnis
221
A Herstellung von Metallisierungssystemen
225
A.1 Subtraktive und Damascene-Architektur . . . . . . . . . . . . . . . . . . . 225
A.2 Single- und Dual-Damascene-Technologie . . . . . . . . . . . . . . . . . . . 227
A.3 Varianten der Dual-Damascene-Technologie . . . . . . . . . . . . . . . . . 228
B Ätzrate von PECVD SiO
2
in HF -haltiger Nasschemie bei variierter Kon-
zentration und Temperatur
231
C Analyse von Kupferschichten durch Electron-Back-Scatter-Diffraction
(EBSD)
233
D Präparation mehrlagiger Airgap-Strukturen
237
E Schichtspannungsverhalten der Materialien PECVD SiO
2
und SiC:H
bei thermischer Beanspruchung bis 400
239
F 4-Point-Bending Test (4PB)
243

INHALTSVERZEICHNIS
V
G XPS -Konzentrationsprofile der 4-Point-Bending-Proben
245
G.1 Aufgabenstellung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245
G.2 Probenbeschreibung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245
G.3 Untersuchungsverfahren . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246
G.4 Ergebnisse . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246
G.5 XPS -Oberflächenanalyse . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246
G.6 XPS -Tiefenprofilanalyse . . . . . . . . . . . . . . . . . . . . . . . . . . . . 247
Thesen
249
Danksagung
255
Lebenslauf
257
Veröffentlichungen
258
Sachregister
261

VI
INHALTSVERZEICHNIS

Verzeichnis der Abkürzungen und
Symbole
Abkürzungen und Akronyme
4PB
4-Point-Bending, 4-Punkt-Biegeversuch
AFM
Atomic Force Microscopy (Atom-Raster-Kraft-Mikroskopie)
ALD
Atomic Layer Deposition, Atomlagenabscheidung
BE
Back End
BEOL
Back End of Line
BHF
buffered HF, gepufferte Fluorwasserstoffsäure (NH
4
F )
BIAS
eine konstante Größe, die einem Nutzsignal überlagert wird
BLOk
Bezeichnung des Rezeptes zur Abscheidung von PECVD SiC:H-Schichten
sowie der Schicht selbst
buffered HF gepufferte Fluorwasserstoffsäure (NH
4
F )
CAD
Computer Aided Design, Rechnerunterstützte Konstruktion
CBLOk
Bezeichnung des Rezeptes zur Abscheidung von PECVD SiCN:H-Schichten
sowie der Schicht selbst
CDO
Carbon-doped Oxide
CMOS
Complementary MOS, Komplementäre MOS-Technik
CMP
Chemical-Mechanical Polishing, Chemisch-Mechanisches Polieren
CSM
Continuous Stiffness Measurement
CVD
Chemical Vapor Deposition, Chemische Gasphasenabscheidung
DB
Zusammenfassung elektrisch leitfähiger Diffusionsbarrieren
DHM
Dual Hard Mask
EBSD
Electron Back Scatter Diffraction, Beugung rückgestrahlter Sekundärelek-
tronen
ECD
Electro-Chemical Deposition, elektrochemische Abscheidung
ED
Electroless Deposition
EELS
Electron Energy Lost Spectroscopy, Elektronen-Energieverlustspektroskopie

VIII
Verzeichnis der verwendeten Abkürzungen und Symbole
ELK
Extreme low-k
EP
Ellipsometrische Porosimetrie
F10
2,2'-Bis(4-cyanatophenyl)-1,1,1,3,3,3-hexafluoroisopropylidene
FdO
Erzeugung von Airgaps durch Entfernen eines Opfermaterials
FdS
Erzeugung von Airgaps durch Schichtabscheidung
FE
Front End
FEM
Finite Element Methode
FEOL
Front End of Line
FIB
Focused Ion Beam, ermöglicht Querschnittsinspektion ohne Zerstörung des
gesamten Wafers
FSG
Fluorinated Silicon Glass
Global level oberste Leitbahnebenen eines mehrlagigen Metallisierungssystems
HDR-SiO
2
Rezept zur Abscheidung von PECVD SiO
2
-Schichten mit großer Rate
(1 µm/min)
HF
Fluorwasserstoff
Hochfrequenz (z.B. HF-Elektrode, HF-Plasmaquelle, HF-Entladungsplasma)
HMDS
Hexamethyldisilazan
IC
Integrated Circuit, Integrierte Schaltung
ICP
Inductive Coupled Plasma, induktiv gekoppeltes Plasma
Intermediate Leitbahnebenen des mittleren Bereiches eines mehrlagigen Metallisierungs-
systems
ITRS
International Technology Roadmap for Semiconductors, Internationaler
Entwicklungsplan der Halbleitertechnik
IUPAC
International Union for Pure and Applied Chemistry
LDR-SiO
2
Rezept zur Abscheidung von PECVD SiO
2
-Schichten mit geringer Rate
(300 nm/min)
LDS
Liquid Delivery System
LL-SiC
Low Leakage Siliziumkarbid
LPCMP
Low Pressure CMP, siehe CMP
LPCVD
Niederdruck-CVD
LSAW
Laser-induced-Surface-Acoustic-Waves
mCF
3
Cy
Meta-(trifluoromethyl)-phenylcyanate)
Metal1
unterste Leitbahnebene einer Mehrlagenmetallisierung
MOCVD
Metal-Organic Chemical Vapor Deposition, Metallorganische Chemische
Gasphasenabscheidung
MPU
Micro Processing Unit (Mikroprozessor)

Verzeichnis der verwendeten Abkürzungen und Symbole
IX
MTTF
Mean Time to Failure, mittlere Lebensdauer, auch als t
50
bezeichnet
NCS
Nano-Clustering Silica
OSG
Organosilicate Glass
PC
Personal Computer
PCMPBO
Post CMP Burn Out, auch als Solid-First-Integration bezeichnet
PEBO
Post Etch Burn Out
PECVD
Plasma Enhanced Chemical Vapor Deposition, Plasma-gestützte Chemi-
sche Gasphasenabscheidung
PLE
Plasma Lack Entfernung
Precursor
Ausgangssubstanz
PVD
Physical Vapor Deposition, Physikalische Dampfphasenabscheidung
REM
Rasterelektronenmikroskopie
Rasterelektronenmikroskop
RF
Radio Frequency, Hochfrequenz
RIE
Reactive Ion Etch, reaktives Ionenätzen
RMS
Root mean square roughness, mittlere quadratische Rauigkeit
SAB
Self Aligned Barriers, selektiv abgeschiedene Diffusionsbarrieren
SANS
Small-ANgle-Scattering
sccm
Standard Cubic Centimeters per Minute, Standardkubikzentimeter pro Mi-
nute
SHM
Single Hard Mask
SiC
Siliziumkarbid
SOG
Spin-on Glasses
Sol
kolloidale Lösung von Feststoffpartikeln
SOP
Spin-on Polymers
STAB
Standardabweichung
SThM
Scanning Thermal Microscope
SW
Selective Tungsten Chamber, Prozesskammer zur selektiven Abscheidung
von Wolframverbindungen im PECVD-Verfahren
TCR
Thermal Coefficient of Resistance, Temperaturkoeffizient oder Tempera-
turbeiwert
TDDB
Time Dependent Dielectric Breakdown, zeitabhängiger Durchbruch des Di-
elektrikums durch Anlegen eines äußeren elektrischen Feldes
TDP
Thermal Design Point
TEM
Transmission Electron Microscopy, Transmissions-Elektronen-Mikroskopie
TEOS
Tetraethylorthosilikat (SiO
4
C
8
H
2
0 )

X
Verzeichnis der verwendeten Abkürzungen und Symbole
ULK
Ultra low-k
ULSI
Ultra Large Scale Integration
UV
Ultra-violett
XPS
X-ray Photoelectron Spectroscopy, Röntgeninduzierte Fotoelektronenspek-
troskopie
Symbole
Linearer Wärmeausdehnungskoeffizient
Temperaturkoeffizient oder Temperaturbeiwert
Temperaturänderung bezogen auf 25
b
Dickenabtrag an horizontal ausgerichteten Schichtoberflächen
s
Dickenabtrag an vertikal ausgerichteten Schichtoberflächen
thermische Leitfähigkeit
ef f
effektive wirksame thermische Leitfähigkeit gemischt geschichteter Mate-
rialien
Kreisfrequenz
Porositätsgrad, Verhältnis des kumulierten Porenvolumens zum Gesamt-
volumen
mechanische Schichtspannung
k
kritische Adhäsionsspannung
BEOL
Zeitkonstante im Bereich des Leitbahnsystems
F EOL
Zeitkonstante im Bereich der aktiven Bauelemente
Halb/Cu/Luf t
Zeitkonstante des Metallisierungssystems mit hybrider Integration von Air-
gaps (Airgaps zwischen Leitbahnen der selben Ebene, SiO
2
im Via-Level)
V oll/Cu/low-k
Zeitkonstante des Metallisierungssystems mit vollständiger Integration von
low-k Material (low-k Material sowohl zwischen den Leitbahnen der selben
Ebene als auch im Via-Level)
Poissonzahl
0
elektrische Feldkonstante, im englischen Sprachgebrauch k
0
bezeichnet,
Permittivität des Vakuums (8, 8542 · 10
-
12 As
V m
)
r
relative Dielektrizitätskonstante, im englischen Sprachraum als k bezeich-
net
P
mittlerer Porendurchmesser
elektrisches Potential
Phasenverschiebung zweier Signale
Ladungsdichte
spezifischer elektrischer Widerstand

Verzeichnis der verwendeten Abkürzungen und Symbole
XI
A
Querschnittsfläche einer Leitbahn
b
Breite (z.B. einer Leitbahn oder eines Leitbahnabstands)
C
elektrische Kapazität
C
h
, C
h1
, C
h2
elektrische Kapazität zwischen Leitbahnen der gleichen Metallisierungs-
ebene
C
v
, C
v1
, C
v2
elektrische Kapazität zwischen Leitbahnen unterschiedlicher Metallisierungs-
ebenen
CT
Maß zur Beurteilung des thermischen Übersprechens zweier Leitbahnen
CT E
Thermal Coefficient of Expansion, Thermischer Ausdehnungskoeffizient)
d
L
Leitbahnabstand
E
E-Modul
E
BD
elektrische Durchbruchsfeldstärke
F
relative Abweichung
f
1
, f
2
prozentuale Volumenanteile der Komponenten eines Stoffgemischs
G
Adhäsionsenergie, Adhäsionsarbeit
kritische Energierate
h
Höhe (z.B. einer Leitbahn)
I
elektrischer Strom
J
W
Stromdichte während des Plating-Prozesses
k
relative Dielektrizitätskonstante, im deutschen Sprachraum als
r
bezeich-
net
k
0
elektrische Feldkonstante, im deutschen Sprachgebrauch
0
bezeichnet, Per-
mittivität des Vakuums (8, 8542 · 10
-
12 As
V m
)
k
bulk
relative Dielektrizitätskonstante des Volumenmaterials, entspricht k
k
dense
relative Dielektrizitätskonstante der festen Materialkomponente eines po-
rösen Materials
k
ef f
effektive Dielektrititätskonstante einer gemischten Anordnung dielektri-
scher Bereiche
k
M etall
relative Dielektrizitätskonstante des Isolatormaterials innerhalb einer Leit-
bahnebene
k
V ia
relative Dielektrizitätskonstante des Isolatormaterials innerhalb der Via-
Ebene
l
Länge (z.B. einer Leitbahn)
Lk
mittlere Korngröße
n
Brechungsindex
Anzahl der Fensteröffnungen der Hartmaske

XII
Verzeichnis der verwendeten Abkürzungen und Symbole
P
Pitchmaß (Summe der Länge von Leitbahnbreite und Leitbahnabstand,
Annahme von Symmetrie)
P R
Polierrate der CMP-Behandlung
Q
elektrische Ladung
R
elektrischer Widerstand
R
S
Schichtwiderstand
R
AI
Maß der Anisotropie
R
T emp
Temperaturverhältnis aktiv und passiv geheizter Leitbahnen in Abhängig-
keit des Zwischendielektrikums und des Besetzungsgrads R
V ia
R
V ia
prozentuales Verhältnis der Besetzung einer Leitbahn durch Vias
s
Leitbahnabstand
T
Temperatur
T
M
arithmetisch gemittelte Temperatur
U
elektrische Spannung
U
1
, U
3
charakteristische Spannungssignale der 3-Messung
V
Volumen
v
a
Aspektverhältnis (Verhältnis von Höhe zu Breite)
V
P
kumuliertes Porenvolumen
W
Energie
w
Schichtdicke des Spacer-Materials
z
Anzahl der Fingerpaare einer Kammstruktur
Z
k
Kornanzahl

Kapitel 1
Einleitung
Seit der Markteinführung des ersten Mikroprozessors 4004 im Jahre 1971 durch Intel
1
mit etwa 2.300 Transistoren stellte sich eine anhaltend stürmische Entwicklung der Halb-
leiterindustrie ein. Entsprechend der Vorhersage durch Gordon Moore im Jahre 1965 ver-
doppelte sich die Anzahl der Transistoren pro Silizium-Chip nahezu aller 18 Monate. So
wurden in der 386er Prozessor-Serie Mitte der Achtziger etwa 275.000 Transistoren inte-
griert. Die Millionengrenze wurde im Jahr 1989 durch den 486er-Prozessor erreicht. Etwa
drei Millionen Transistoren enthält der Pentium -Prozessor aus dem Jahre 1993 und der
Pentium IV etwa 42 Millionen im Jahr 2001 [1]. Ein weiterer Meilenstein wurde gesetzt,
als 2006 der Intel Itanium 2 -Prozessor mit 1,7 Milliarden Transistoren der Öffentlich-
keit präsentiert wurde [2]. Entsprechend dem Bereich der aktiven Bauelemente (FEOL
2
)
gewann dabei das Metallisierungssystem (BEOL
3
), zur Verschaltung dieser, zunehmend
an Komplexität und Packungsdichte (3 Ebenen und 100 m Verdrahtung/Chip für die 1 µm
Technologie, 10 Ebenen und 5000 m Verdrahtung/Chip für 90 nm Technologie [3]). Der
Schlüssel für diese gewaltige Entwicklung war Skalierung der Strukturabmessungen. Wur-
den die 386er Prozessoren vor nunmehr etwa 20 Jahren mit minimalen Strukturgrößen im
Bereich 1,5 µm bis 1 µm gefertigt, liegen diese bei heutigen Prozessoren bei 65 nm (z.B.
Intel Core
T M
2 Duo). Die minimalen Strukturbreiten wurden dabei mit fortschreitender
Generation auf etwa 70 % der vorangegangenen reduziert. Dementsprechend erhöhte sich
die Transistordichte (Anzahl pro Fläche) um den Faktor 2. Die Schaltgeschwindigkeit der
Transistoren nahm jeweils um Faktor 1,5 zu, ermöglicht durch kürzere Gatelängen
4
. Durch
Skalierung wurde darüber hinaus einer proportionalen Zunahme der aufgenommenen Leis-
1
Integrated Electronics
, gegründet 1968 von Gordon Moore
2
Front-End-Of-Line
3
Back-End-Of-Line
4
umgekehrte Proportionalität der Grenzfrequenz des MOS -Transistors und dessen Gatelänge [4], [5]

2
1. Einleitung
tung im aktiven Bereich der Bauelemente entgegen gewirkt und die Herstellungskosten
der Schaltkreise signifikant gesenkt. Die Errungenschaften in den aktiven Bereichen der
Schaltkreise, als Folge der Skalierung (abnehmende Schaltzeiten
F EOL
), wurden dabei
zunehmend durch die ansteigende Signalverzögerung
BEOL
im Verdrahtungssystem auf-
gehoben und die Leistungsfähigkeit der Schaltkreise limitiert. Für die 250 nm Technologie
stellten sich erstmals etwa gleichgroße Werte für
F EOL
und
BEOL
ein. Die Signalverzö-
gerung des Kontakt- und Leitbahnsystems
BEOL
wird durch das RC -Produkt bestimmt.
Maßnahmen zur Reduktion dessen bieten sich dementsprechend aus der Verminderung
des Leitbahnwiderstands R sowie der zwischen den Leitbahnen auftretenden parasitär-
en Kapazitäten C. Durch den Ersatz des konventionellen Leitbahnmaterials Aluminium
durch Kupfer, in der Prozessortechnologie
5
im Jahre 2000, wurde die Leitfähigkeit der
Verdrahtungen reduziert (
Al
=2,78 µcm,
Cu
=1,72 µcm [6]). Die Größe der sich bil-
denden parasitären Kapazitäten ist gekoppelt an die Leitbahnabstände d
L
, die Größe der
Leitbahnoberflächen A sowie die relative Permittivität
r
(im Folgenden als k bezeich-
net) der elektrisch isolierenden Materialien. Die Vergrößerung der Leitbahnabstände zur
Reduktion parasitärer Kapazitäten widerspricht der Skalierung selbst. Demgegenüber ist
die Verkleinerung der Leitbahnoberflächen unmittelbar an die Skalierung gekoppelt, be-
wirkt jedoch die Zunahme der im Leitbahnquerschnitt auftretenden Stromdichten sowie
dessen spezifischen Widerstands. Beide Effekte sind unerwünscht und es werden höhere
Aspektverhältnisse der Leitbahnen eingesetzt, um diesen entgegen zu wirken. Demzufolge
ist lediglich die Reduktion der Permittivität des Isolatormaterials als wirksamer Mecha-
nismus zur Minimierung parasitärer Kapazitäten anzuwenden.
In der 180 nm Technologie wurden fluorinierte Siliziumdioxide industriell appliziert. Ge-
genüber konventionellem SiO
2
, das nunmehr seit 40 Jahren Teil der mikroelektronischen
Evolution ist, konnte dadurch die relative Dielektrizitätskonstante von k
SiO
2
4 auf
k
SiO:F
3, 7 gesenkt werden. Materialien mit gegenüber SiO
2
verringerter Permittivi-
tät werden allgemein als Gruppe der low-k Materialien bezeichnet. Weiterführende Be-
strebungen zu Integration von Materialien mit verringerter Permittivität erwiesen sich
schwieriger als erwartet. Während fluoriniertes SiO
2
ein lediglich schwach modifiziertes
Eigenschaftspofil gegenüber SiO
2
aufweist [7] und somit auch ein hohes Maß an Prozess-
kompatibilität gewährt, zeigten sich bei Materialien mit stärker reduzierter Permittivität
(k < 3) große Integrationsprobleme. Unzureichende elektrische, mechanische, chemische
und thermische Eigenschaften führten dazu, dass die durch die International Technology
Roadmap for Semiconductors (ITRS ) anvisierten k-Werte der Isolatormaterialien jährlich
entschärft wurden. So wurde 2001 für das Jahr 2007 k < 2,1 angestrebt [8], während bis
5
gleichzeitige Umstellung von subtraktiver Architektur zu Damascene-Architektur

3
zum Jahr 2006 dieser Wert auf k < 2,7 entspannt wurde [8]. Eine Schlüsselrolle kommt da-
bei porösen Materialien zu. Das Gemisch aus Bereichen festen Materials der Permittivität
k
dense
und vakuum- oder gasgefüllter Poren mit der niedrigstmöglichen relativen Dielek-
trizitätskonstante k
V akuum
= 1 bietet hohes Potential, relative Dielektrizitätskonstanten
k < 2 bereit zu stellen [9]. Gleichzeitig begünstigt Porosität eine Vielzahl grundlegen-
der Probleme, wie Feuchteadsorption [10], [11], Adsorption von Prozessmedien [12], [13],
Minderung von E-Modul, Härte und Haftvermögen [14] sowie die Verschlechterung der
thermischen Leitfähigkeit, um nur einige zu nennen. Durch optimierte Prozessierung oder
erhöhten Integrationsaufwand lassen sich einige dieser Probleme kompromissbehaftet be-
herrschen.
Neben der Integration von low-k Materialien existieren Ansätze zur lokalen Erzeugung
gasgefüllter oder evakuierter Bereiche in Leitbahnsystemen der Mikroelektronik, um die
Signalverzögerung im Verdrahtungssystem zu reduzieren. Sie werden allgemein als Air-
gaps
6
verstanden. Es wird sich dabei, vergleichbar zu porösen Dielektrika, der in Gasen
oder Vakuum wirksamen relativen Dielektrizitätskonstante von nahezu 1 bedient, um
elektrische Wechselwirkungen zwischen Leitbahnen zu reduzieren. Verglichen zu porö-
sen Dielektrika liegen dabei die Abmessungen der erzeugten Hohlräume im Bereich der
Strukturabmessungen des Leitbahnsystems selbst. Die Entwicklung derartiger Technologi-
en befindet sich zur Zeit im Entwicklungsstadium und wird industriell nicht angewendet.
Sie werden seit 2005 in der ITRS [8] als potentielle Alternative zur low-k Integration
angesehen. Aus der Literatur bekannte Ansätze zur Airgap-Erzeugung werden realisiert
durch Schichtabscheidung oder die Entfernung eines Opfermaterials. Hintergrund derarti-
ger Aktivitäten ist, den hohen Aufwand, wie er bei der low-k Integration betrieben wird,
zu reduzieren und darüber hinaus eine vergleichbare oder gesteigerte Leistungsfähigkeit
der Schaltkreise zu erzielen.
Die vorliegende Arbeit befasst sich mit der Entwicklung zweier Airgap-Technologien sowie
der elektrischen, mechanischen und thermischen Charakterisierung so erzeugter Struktu-
ren. Beide Varianten sind dem Opferschichtansatz zugeordnet. Als Opfermaterial wird
PECVD SiO
2
verwendet, welches nasschemisch durch wässrige Lösungen von Fluorwas-
serstoff (HF ) selektiv entfernt wird.
In Kapitel 2 erfolgen grundlegende Berechnungen hinsichtlich der Signalverzögerung
BEOL
in Leitbahnsystemen unter Verwendung der Leitbahnmaterialien Aluminium und
Kupfer sowie der Integration von low-k Materialien und Airgaps. Anschließend werden die
Mechanismen der Reduktion der Permittivität von dielektrischen Werkstoffen systemati-
6
deutsch:
Luftspalt

4
1. Einleitung
siert und aus der Literatur bekannte Materialien mit ihrem Eigenschaftsprofil vorgestellt.
Hinsichtlich der Integrationsfähigkeit derartiger Materialien werden die wesentlichen Pro-
bleme sowie ausgewählte Ansätze zu deren Minderung oder Bewältigung beschrieben. Im
Fortgang sind die Grundlagen bekannter Airgap-Technologien aufgearbeitet und einzelne
Ansätze aus der Literatur vorgestellt und diskutiert.
Kapitel 3 stellt die Konzepte der im Rahmen dieser Arbeit entwickelten Technologien
Maske und Spacer zur Airgap-Erzeugung dar. Prinzipielle Merkmale und Unterschiede
werden erläutert. Abschließend erfolgt eine vergleichende Diskussion zu alternativen Air-
gap-Ansätzen der Literatur. Der selektive Eintrag von Hohlräumen ist charakteristisch
für beide Ansätze.
Kapitel 4 beinhaltet die Beschreibung der Einzelprozesse zur Umsetzung beider Airgap-
Technologien Maske und Spacer. Darüber hinaus werden Ergebnisse zur Optimierung
und Adaptierung einzelner Prozesse im Zusammenhang mit der Technologieentwicklung
vorgestellt.
Die Dokumentation der Teilschritte der Präparation beider Airgap-Ansätze erfolgt im ers-
ten Teil des Kapitels 5. Der zweite Abschnitt beschäftigt sich mit der Erprobung des
CMP-Prozesses auf Airgap-Strukturen sowie mit Wechselwirkungen während der Prozes-
sierung. Hinsichtlich dieser Wechselwirkungen wird schwerpunktmäßig der Einfluss HF
basierender Nasschemikalien auf Materialien und Grenzflächen innerhalb der Architek-
turen untersucht. Im Weiteren erfolgt die mechanische Charakterisierung ausgewählter
Schichten unter thermischer Auslagerung.
Die Charakterisierung der Airgap-Strukturen erfolgt in Kapitel 6. Es werden Messergeb-
nisse zur elektrischen Kapazitätsänderung und des Leckstromverhaltens von Teststruktu-
ren während der Airgap-Erzeugung aufgezeigt. Die Kapazitätsmessungen werden durch
FEM -Simulation verifiziert. Es wird der Nachweis der Richtigkeit der entsprechenden
Modellansätze erbracht. Um einen Vergleich zu low-k Integrationsschemen sowie anderen
Airgap-Technologien zu ermöglichen, wurde die charakteristische Größe k
ef f
für variier-
te Geometrie und Materialparameter durch FEM -Simulation extrahiert. Anschließend
wird das thermische Verhalten von Leitbahnsystemen durch FEM -Simulationen an ei-
ner Vielzahl von 2d-Modellen untersucht. In den Variationsumfang wurden Modelle mit
konventionellem SiO
2
, repräsentativem low-k Material und Airgaps aufgenommen. Zu-
sätzlich wurden das Integrationsschema (hybrid und full) und die Verfügbarkeit sowie die
Konstellation von Durchkontaktierungen variiert. Bestimmt wurden die resultierenden
thermischen Profile bei gleichen Randbedingungen. Weiterhin ist das thermische Über-
sprechen der Leitbahnen zueinander für einen Vergleich heran gezogen worden. Für die

5
Diskretisierung komplexer Leitbahnarchitekturen wurden einzelne Grundelemente beider
Airgap-Ansätze charakterisiert und deren effektive thermische Leitfähigkeit
ef f
berech-
net. Darüber hinaus wird die 3-Methode zur Bestimmung der thermischen Leitfähigkeit
dünner Filme beschrieben. Die letzte Passage des Kapitels widmet sich dem mechanischen
Verhalten von Airgap-Strukturen für verschiedene Belastungsfälle während der Prozessie-
rung. Es werden Wirkungen auf freitragende Schichten und Grenzflächen bestimmt. In
diesem Zusammenhang wird der Einfluss variierter Geometrie untersucht.
Die elementaren Ergebnisse dieser Arbeit werden in Kapitel 7 zusammengefasst.

6
1. Einleitung

Kapitel 2
Leitbahnsysteme der Mikroelektronik
2.1 Das RC -Produkt
C
v1
C
v2
b
s
h
h
P
k
VIA
k
METALL
Leitbahnebene III
l
C
h2
C
h1
Leitbahnebene I
Leitbahnebene II
Abbildung 2.1: Schematische Abbildung
eines Leitbahnsystems zur Abschätzung
der Signalverzögerung
BEOL
nach Bohr
[15]
Die stetige Erhöhung der Packungsdichte und
Leistungsfähigkeit integrierter Schaltungen
1
mittels Skalierung führte dazu, dass uner-
wünschte Effekte zu limitierenden Faktoren
dieser Bauelemente wurden [16], [17], [18],
[19]. Verringerte Abstände von Leitbahnen
der Verdrahtungssysteme in IC 's bewirken
größere parasitäre Kapazitäten zwischen die-
sen und zeitintensivere Umladungsvorgänge
sind notwendig, um den Signalpegel einer In-
formationsleitung zu ändern. Weiterhin resul-
tiert ein stärkeres Übersprechen der Leitun-
gen untereinander, wodurch die Signalquali-
tät gemindert wird. Der Wirkungsgrad des
Systems wird gesenkt und der Verlustanteil
der eingekoppelten Energie, welcher letztend-
lich in Wärme umgesetzt wird, nimmt zu. Für
die Beurteilung des Einflusses der zunehmenden Integrationsdichte auf die Leistungsfähig-
keit des Verdrahtungssystems (BEOL) kann die Signalverzögerung
BEOL
heran gezogen
werden. Diese berücksichtigt sowohl vorliegende Geometrien wie auch Materialparameter
1
engl.: Integrated Circuit
(IC )

8
2. Leitbahnsysteme der Mikroelektronik
der verwendeten metallischen und dielektrischen Schichten (Gleichung 2.1).
BEOL
= RC
(2.1)
R entspricht dem ohmschen Widerstand einer metallischen Leitbahn und C repräsentiert
die Summe aller auftretenden Kapazitäten dieser Leitbahn zu benachbarten Elektroden.
Bohr veröffentlichte 1995 ein Modell erster Näherung zur Abschätzung der Zeitkonstante
BEOL
[15]. Dieses Modell beschreibt eine Leitbahn umgeben von Verdrahtungen der glei-
chen sowie darüber und darunter befindlichen Metallisierungsebenen (Abbildung 2.1). Es
wird davon ausgegangen, dass der Abstand der Metallisierungsebenen und die Leiterhöhe
h identisch sind. Die Leiterbreite b und der Leitbahnabstand s entsprechen dem halben
Pitchmaß P mit P = b + s, wodurch sich P = 2b ergibt. Das Verhältnis von Leiterhöhe
zu Leiterbreite wird durch das Aspektverhältnis v
a
beschrieben. Es resultieren 4 Kapa-
zitäten. C
h1
und C
h2
sind die Kapazitäten der gleichen Metallisierungsebene, während
sich C
v1
und C
v2
zu oberhalb und unterhalb befindlichen Leitbahnen ausbilden. Es gilt
C
h
= C
h1
= C
h2
und C
v
= C
v1
= C
v2
. Für das hier dargestellte Modell wurden, über
die Betrachtungen von Bohr hinaus, verschiedene dielektrische Bereiche eingeführt. Man
unterscheidet das Dielektrikum der Metallisierungsebene mit der Permittivität k
M etall
2
und das Dielektrikum zwischen den Leitbahnebenen mit k
V ia
3
. Der ohmsche Widerstand
des mittleren Leiterzugs aus Abbildung 2.1 wird nach Gleichung 2.2 bestimmt.
R =
l
A
=
l
bh
=
l
b
2
v
a
=
4l
P
2
v
a
(2.2)
entspricht dem spezifischen elektrischen Widerstand, A der Querschnittsfläche und l der
Länge der Leitbahn. Unter Annahme der Anordnung eines idealen Plattenkondensators
lassen sich die Kapazitäten C
h
(Gleichung 2.3) und C
v
(Gleichung 2.4) abschätzen.
C
h
= k
0
k
M etall
hl
s
= k
0
lk
M etall
v
a
(2.3)
C
v
= k
0
k
V ia
bl
h
= k
0
l
k
V ia
v
a
(2.4)
Abgeleitet aus Abbildung 2.1 wird die Summe aller Einzelkapazitäten beschrieben nach
Gleichung 2.5.
C = 2C
h
+ 2C
v
= 2k
0
l(k
M etall
v
a
+
k
V ia
v
a
)
(2.5)
2
relative Dielektriztätskonstante, im deutschen Sprachraum mit
r
bezeichnet
3
Via
steht für die prinzipiell in diesen Ebenen ausgebildeten Durchkontaktierungen

2.1 Das RC -Produkt
9
Es ergibt sich zur Bestimmung der Zeitkonstante die Gleichung 2.6.
BEOL
= RC =
8k
0
l
2
P
2
v
a
(k
M etall
v
a
+
k
V ia
v
a
)
(2.6)
Mit der 250 nm Technologiegeneration wurde die Signalverzögerung
BEOL
im Verdrah-
tungssystem zum limitierenden Faktor integrierter ULSI
4
-Schaltkreise [20, S. 1], während
die Zeitkonstante der Transistoren aufgrund immer kürzer werdender Kanallängen weiter
reduziert wurde. Um weiteres Potential zu schöpfen, wurde das konventionell verwen-
dete Leitbahnmaterial Aluminium durch leitfähigeres Kupfer ersetzt (
Al
=2,78 µcm,
Cu
=1,72 µcm
5
[6]), was einer Reduktion des ohmschen Widerstands (R) entspricht.
Zur Senkung der elektrischen Kapazität (C) wurde der Ansatz verfolgt, Materialien zu
integrieren, deren relative Dielektrizitätskonstante k unter der des klassischen Isolatorma-
terials SiO
2
(k
SiO
2
4) liegt, sogenannte low-k Materialien.
0,26
0,22
0,18
0,14
0,10
0,06
1
10
100
1000
22
32
45
65
90
130
MPU Technologiegeneration [nm]
Leitermaterial / Dielektrikum
Al / SiO
2
Cu / SiO
2
Cu / low-k
Cu / Luft
RC
re
la
tiv
Pitch [µm]
Abbildung 2.2: Relatives RC -Produkt
für verschiedene Leitbahn- (Al, Cu) und
Isolatormaterialien (SiO
2
, low-k, Luft) in
Abhängigkeit des Pitchmaßes P bezüglich
des Aluminium / SiO
2
- Referenzsystems
mit 1 µm Pitchmaß (Aspektverhältnis v
a
der Leitbahnen mit 1,7 angenommen)
Im folgenden Abschnitt wurde zunächst
die relative Änderung der Signalverzöge-
rung
BEOL
für verschiedene Dielektrika und
Leitbahnmaterialien, ausgehend von Glei-
chung 2.6 in Abhängigkeit von der Technolo-
giegeneration, respektive Pitchmaß
6
und das
Aspektverhältnis v
a
, berechnet. Die Referenz
bildet dabei das System Aluminium / SiO
2
für ein Pitchmaß von 1 µm (entspricht der
500 nm Technologie). Die untersuchten Isola-
tormaterialien - über SiO
2
hinaus - sind low-k
Material (Annahme: k
low-k
= 2,2) und Luft
(k
Luf t
= 1,0). Zunächst wurde ein einheit-
liches Dielektrikum für Leitbahn- und Via-
Ebene verwendet (k
M etall
= k
V ia
). Im Dia-
gramm 2.2 sind die normierten Verläufe des
RC -Produktes in Abhängigkeit des Pitchma-
ßes P für folgende Materialkombinationen von
Leitbahn und Dielektrikum dargestellt:
· Aluminium/SiO
2
4
Ultra Large Scale Integration
5
beide Angaben beziehen sich auf Volumenmaterial, auch als bulk-Material bezeichnet
6
entspricht der Summe aus Leitbahnbreite und Leitbahnabstand

10
2. Leitbahnsysteme der Mikroelektronik
· Kupfer/SiO
2
· Kupfer/low-k
· Kupfer/Luft
7
Der Einfluss des reduzierten spezifischen Widerstands und der reduzierten Permittivität
des Isolators auf die Zeitkonstante ist linear, wie sich auch aus Gleichung 2.6 ableiten
lässt. Die höchsten RC -Produkte bietet das Aluminium/SiO
2
- Referenzsystem, während
die niedrigsten Werte für die Kupfer/Luft- Variante zu beobachten sind. Das Verhältnis
beider Kurven beträgt 7,4 : 1. Betrachtet man die Relation der Kupfer/low-k- zur Kup-
fer/Luft-Variante, so liegt dieses Verhältnis bei 2,2 : 1. Hinsichtlich Cu/low-k-Struktur
BEOL
stellt somit die Kupfer/Luft-Variante die optimale Lösung dar. Diese ist jedoch
technologisch schwer umsetzbar und aus thermischer Sicht nicht sinnvoll. Aus diesem
Grund wurde untersucht, in welchem Maß
BEOL
lediglich durch das lokale Einbringen
von Luft reduziert werden kann. Angenommen wurde der Einsatz von Luft als Dielek-
trikum in dicht gepackten Bereichen der Metallebene k
M etall
=1,0, während in Bereichen
großer Leitbahnabstände und ausnahmslos imVia-Level konventionelles SiO
2
eingebracht
wird, k
V ia
=4,2 (Bezeichnung dieser Variante: Halb/Cu/Luft). Das Potential liegt dabei
in den verbleibenden Stützstrukturen, die eine Prozessierung zum Beispiel durch CMP
8
erleichtern oder Verformungen der Leitbahnen durch Eigenspannungen unterbinden. In
Abbildung 2.3 ist das relative Verhalten von
BEOL
in Abhängigkeit des Pitchmaßes P
analog zu Abbildung 2.2 dargestellt. Es wurde weiterhin eine Variante Halb/Cu/low-k
9
sowie die Variante mit homogenem low-k Dielektrikum (Bezeichnung: Voll/Cu/low-k) aus
Abbildung 2.2 erfasst. Trotz großer SiO
2
-Bereiche zwischen den Metallisierungsebenen aus
Abbildung 2.1 liegen für die lokale Integration von Luft die kleinsten Signalverzögerungen
vor. Sie entsprechen 80 % der low-k Variante mit vollständiger Integration dieses Materi-
als (Voll/Cu/low-k). Ausgehend von Gleichung 2.6 lässt sich die Gleichung 2.7 aufstellen.
Halb/Cu/Luf t
V oll/Cu/low-k
=
k
Luf t
v
a
+
k
SiO2
v
a
k
low-k
v
a
+
k
low-k
v
a
=
k
Luf t
v
2
a
+ k
SiO
2
k
low-k
v
2
a
+ k
low-k
(2.7)
Das Aspektverhältnis v
a
wichtet dabei den Einfluss der Dielektika im Bereich der Leit-
bahnebene und der Via-Ebene. Für ein kleines Aspektverhältnis v
a
dominiert das Ver-
7
Luft steht in diesem Zusammenhang repräsentativ für ein eingeschlossenes Volumen Gas oder Vakuum
8
Chemical Mechanical Polishing
9
Integration des low-k Materials lediglich in die Metallebene, andere dielektrische Bereiche bestehend
aus SiO
2
, auch als hybride Integration bezeichnet

2.1 Das RC -Produkt
11
0,26
0,22
0,18
0,14
0,10
0,06
1
10
100
1000
22
32
45
65
90
130
MPU Technologiegeneration [nm]
Integration / Leitermaterial / Dielektrikum
Voll / Cu / low-k
Halb /Cu / low-k
Halb / Cu / Luft
RC
re
la
ti
v
Pitch [µm]
Abbildung 2.3: Relatives RC -Produkt
in Abhängigkeit des Pitchmaßes P für lo-
kale Verwendung von Luft (Halb / Cu /
Luft) oder low-k (Halb / Cu / low-k) in
der Metallebene sowie für Strukturen mit
homogenem low-k Dielektrikum (Voll /
Cu / low-k) bezüglich des Aluminium /
SiO
2
-Referenzsystems mit 1 µm Pitchmaß
und einem Aspektverhältnis v
a
der Leit-
bahn von 1,7
HALB
VOLL
Abbildung 2.4: Verhältnis aus Glei-
chung 2.7 in Abhängigkeit des Aspekt-
verhältnisses v
a
der Leitbahnen sowie des
Materialparameters k
low-k
hältnis der Gleichung 2.8.
v
a
1 :
Halb/Cu/Luf t
V oll/Cu/low-k
=
k
SiO
2
k
low-k
(2.8)
Nähert sich v
a
sehr großen Werten an, gilt Gleichung 2.9.
v
a
1 :
Halb/Cu/Luf t
V oll/Cu/low-k
=
k
Luf t
k
low-k
(2.9)
Im Diagramm 2.4 ist das Verhältnis aus Gleichung 2.7 für verschiedene k
low-k
=[1,8 .. 2.4]
in Abhängigkeit des Aspektverhältnisses 0 < v
a
4, 0 dargestellt. Die Graphen konver-
gieren entsprechend den Grenzwerten aus Gleichung 2.8 und 2.9. Die in der ITRS
10
2005
[8] für die 90 nm bis 22 nm Technologie angestrebten Aspektverhältnisse im Bereich
von 1,7 bis 2,0 für die dichtest gepackten Metal 1 - sowie die Intermediate-Ebenen und
Werte von 2,2 bis 2,6 für Global wiring-Bereiche sind für vergleichsweise niedrige Zeit-
10
International Technology Roadmap for Semiconductors

12
2. Leitbahnsysteme der Mikroelektronik
konstanten der Halb/Cu/Luft-Architekturen förderlich. Das aus Gleichung 2.7 berechnete
Verhältnis beider Zeitkonstanten ist für diese Bedingungen deutlich kleiner 1. Die hy-
bride Integration von Luft
11
in der Leitbahnebene und konventionelles SiO
2
in der Via-
Ebene (Halb/Cu/Luft) stellt gegenüber der vollständigen Integration von low-k Material
(Voll/Cu/low-k) die effizientere Variante dar, die Signalverzögerung im Leitbahnsystem
zu reduzieren. Lediglich für die Architekturen der 90 nm Technologie stellt sich in der Me-
tal 1- beziehungsweise in den Intermediate- Ebenen für beide Varianten und der Annahme
von k
low-k
= 1, 8 eine nahezu identische Zeitkonstante ein.
Die aufgeführten Berechnungen erfolgten anhand eines stark vereinfachten Modells nach
Bohr. Streukapazitäten wurden vernachlässigt. Die eingebrachten dielektrischen Bereiche
beschränken sich auf reine Isolatormaterialien. Praktisch erfordert die Prozessierung sol-
cher Architekturen zusätzliche Schichten, deren höhere Permittivitäten wider die elektri-
schen Systemeigenschaften wirken (siehe auch Punkt 6.2.3). Dennoch zeigen die Resultate
deutlich das Potential des Einbringens lokaler Luftbereiche um die Signalverzögerung zu
reduzieren. Die angenommenen Dielektrizitätskonstanten des hypothetisch eingesetzten
low-k Materials von 1,8 bis 2,4 liegen weit unter dem zum jetzigen Zeitpunkt technolo-
gisch Machbaren.
2.2 Low-k, Ultra low-k (ULK ) und Extreme low-k
(ELK ) Materialien
2.2.1
Definition
Grundlage für die Klassifizierung von Materialien nach low-k, ultra low-k oder extreme
low-k ist deren relative Dielektrizitätskonstante. Die Verwendung dieser Begriffe ist in
der Literatur nicht einheitlich. So wird häufig bereits von low-k Materialien gesprochen,
wenn deren Permittivität niedriger als die des Referenzmaterials SiO
2
ist (k 4). Eine
dahingehend eindeutige Unterscheidung wird durch die ITRS 2005 [8] vorgenommen:
· low-k: 3, 0 k
low-k
> 2, 6
· ultra low-k (ULK): 2, 6 k
U LK
> 1, 9
· extreme low-k (ELK): 1, 9 k
ELK
> 1, 5
11
Luft steht in diesem Zusammenhang repräsentativ für ein eingeschlossenes Volumen Gas oder Vakuum

2.2 Low-k, Ultra low-k (ULK ) und Extreme low-k (ELK ) Materialien
13
2.2.2
Ansätze
Die Entwicklung von Materialien verringerter Dielektrizitätskonstanten begann bereits ei-
nige Jahre vor der erstmaligen Vereinbarung von Aktivitäten zu deren Integration durch
die ITRS im Jahre 1994 [20, Preface V]. Die Strategien zur Bereitstellung von Mate-
rialien dieser Klassifikation, auch ausgehend von SiO
2
, sind allgemein in Reduktion der
dielektrischen Polarisierbarkeit und Reduktion der Dichte zu unterscheiden. Beide Vor-
gehensweisen sind eigenständig oder gleichzeitig anwendbar und für ihre Effekte gilt das
Prinzip der Superposition.
2.2.2.1 Reduktion der dielektrischen Polarisierbarkeit
Unter dielektrischer Polarisierbarkeit
12
wird die Eigenschaft eines Materials verstanden,
unter Einwirkung eines äußeren elektrischen Feldes eine Lageveränderung elektrischer
Ladungsträger zu erfahren. Das Maß der Polarisierbarkeit eines Stoffes ist gekennzeichnet
durch die Permittivitätszahl
r
. Hinsichtlich dielektrischer Polarisationsmechanismen in
Isolatormaterialien [21, S. 329-330] unterscheidet man:
· Elektronische Polarisation
e
: Verschiebung der negativen Atomhülle gegenüber
dem positiv geladenen Atomkern
· Ionische Polarisation
i
: Unterschiedliche Auslenkung von Anionen und Kationen
in einem Ionenkristall
· Dipolpolarisation
d
: Ausrichtung vorhandener Dipole durch das äußere elektrische
Feld
Gleichung 2.10 [22] beschreibt die Addition aller drei Polarisationsanteile zur statischen
relativen Dielektrizitätskonstante
r
, wobei 1 der relativen Dielektrizitätskonstante des
Vakuums entspricht.
r
= 1 +
e
+
i
+
d
(2.10)
Sowohl Elektronen- als auch Ionenpolarisation sind Typen der Verschiebungspolarisation,
da sich die Position von Teilchen unterschiedlicher Ladung zueinander verändert. Dipol-
polarisation wird auch Orientierungspolarisation genannt, da lediglich die Orientierungen
12
weitere Polarisationsmechanismen sind Piezoelektrische Polarisation - Ladungsverschiebung durch
mechanische Spannungen in piezoelektrischen Materialien, Pyroelektrische Polarisation - Gitterverschie-
bung durch thermische Ausdehnung in bestimmten piezoelektrischen Kristallen, Spontane ferroelektrische
Polarisation
- spontane Ladungsverschiebung unterhalb einer bestimmten Temperatur in Ferroelektrika

14
2. Leitbahnsysteme der Mikroelektronik
polarer Gruppen eine Änderung erfahren. Eine Mischung aus Ionen- und Dipolverschie-
bung ist für eine nicht völlig dichte Packung von Teilchen zu beobachten, die Ionen- und
Dipolverschiebungen aufweist und als Strukturpolarisation bezeichnet wird. Dipol- und
Elektronenpolarisation treten stets gemeinsam auf. Alle Polarisationstypen zeigen Fre-
quenzabhängigkeit vom äußeren elektrischen Feld, die ihre Ursache in der Massenträgheit
hat. Dementsprechend ist die Dipolpolarisation am meisten trägheitsbehaftet. Vollständi-
ge Reversibilität ist nur für Elektronenpolarisation gegeben [23, S. 298]. Für Frequenzen
bis in den Giga-Hertz-Bereich ( 10
9
Hz) tragen alle drei Polarisationstypen zum Realteil
der relativen Permittivität des Dielektrikums bei [9], während danach die dielektrischen
Verluste
13
(Imaginärteil) zunehmen. Die Phasen des äußeren elektrischen Feldes und der
Dipole der Materialmatrix verschieben sich trägheitsbedingt dabei zunehmend (Dipol-
polarisation). Für Ionenpolarisation liegt diese Grenze im Bereich von 10
13
Hz, für
Elektronenpolarisation über der Frequenz des sichtbaren Lichtes bei 10
15
Hz [9].
Die Fähigkeit zur Dipolpolarisation eines Materials hat ihre Ursache im Aufbau der Mo-
lekülstruktur. Dielektrika werden unterschieden in:
· Polare Dielektrika und
· Nicht-polare Dielektrika
In Abbildung 2.5 sind drei charakteristische Moleküle polarer sowie nicht-polarer Art
schematisch dargestellt. Das ionisch gebundene Kaliumiodid-Molekül (Abbildung 2.5 (a))
K
O
O
C
O
H
H
+q
+q
-q
-q
-1/2q
-1/2q
+1/2q
+1/2q
I
(a)
(b)
(c)
Abbildung 2.5: Schematische Darstellung der Moleküle (a) Kaliumiodid KI, (b) Koh-
lendioxid CO
2
und (c) Wasser H
2
O [24, S. 82]
ist dabei heteropolar, bestehend aus zwei Ionen, und weist ein hohes Dipolmoment auf.
Maßgebend hierfür ist die Differenz der Elektronegativität beider Atome. Demgegenüber
steht das Kohlendioxid-Molekül (Abbildung 2.5 (b)), dessen punktsymmetrischer Aufbau
zum Kohlenstoff-Atom Non-Polarität bewirkt. Die Wirkungen des äußeren elektrischen
Feldes auf die Atome kompensieren sich in der Summe, ein Gleichgewichtszustand tritt
13
charakteristische Größe ist dabei der materialspezifische, frequenzabhängige Verlustwinkel tan

2.2 Low-k, Ultra low-k (ULK ) und Extreme low-k (ELK ) Materialien
15
ein. Das Wasser-Molekül verhält sich hingegen (Abbildung 2.5 (c)) aufgrund seiner Punkt-
Asymmetrie polar. Die Materialien aus Abbildung 2.5 wurden lediglich beispielhaft für die
Beschreibung der Dipolpolarisation herangezogen. Ihre Integration im Sinne eines low-k
Materials in Leitbahnsysteme steht nicht zur Diskussion.
Fluorinated Silicon Glass (FSG)
Erste Ansätze zur Reduktion von
r
des Zwischendielektrikums zielten darauf ab, im SiO
2
-
Material Si - O-Bindungen durch reduziert polarisierbare Si - F -Gruppen zu ersetzen
14
.
Der entscheidende Vorteil dabei ist, ein lediglich gering verändertes Eigenschaftsprofil ge-
genüber SiO
2
vorliegen zu haben und damit ein hohes Erfolgspotential zur Integration
dieser Materialien zu sichern. Es wurde beobachtet, dass das Einbringen von Fluor in das
SiO
2
-Material die Bindungswinkel der O - Si - O-Gruppen vergrößert [26] und die Pola-
risierbarkeit weiter reduziert (vergleiche dazu Abbildung 2.5 (b) und (c)). Dabei konnten
die relativen Dielektrizitätskonstanten
r
der sogenannten FSG-Filme
15
auf Werte in den
Bereich von 3,2 bis 3,7 gesenkt werden. Ferner zeigte sich, dass für einen Fluorgehalt
größer 4 % eine starke Feuchtigkeitsadsorption zu beobachten ist [27]. Die Abscheidung
solcher Schichten erfolgt im CVD-Verfahren beispielsweise unter Verwendung der Pro-
zessgase SiH
4
, N
2
O und CF
4
. Sie weisen ein thermomechanisches Eigenschaftsprofil auf,
welches sich nicht signifikant von SiO
2
unterscheidet [7]. Diese Materialien wurden erfolg-
reich für die Technologien der 180 nm sowie der 130 nm Technologie industriell eingesetzt
[28], [29], [30], [31]. Eine weitere Senkung von
r
gegenüber der FSG-Materialien wurde
durch andere Materialsysteme verfolgt, die im Folgenden kurz beschrieben werden.
Carbon-doped Oxide (CDO), Organosilicate Glass (OSG), SiCOH
Analog zum Ansatz der FSG-Materialien wurden kohlenstoffhaltige Prozessgase verwen-
det, um ein gewisses Maß dieses Elementes, vorzugsweise als CH
3
-Gruppe, in die SiO
2
-
Matrix einzubauen (5 % .. 20 %). Dabei konnte das RC -Produkt verglichen mit den
FSG-Materialien um weitere 25 % .. 30 % in der 130 nm Technologie mit äquivalenter
Elektromigrationsfestigkeit gegenüber SiO
2
verbessert werden [32]. CDO wurde beispiels-
weise von Intel für die 90 nm Technologie verwendet (k<3) [32].
Spin-on Polymers (SOP)
Dem Namen zu entnehmen handelt es sich dabei um Polymermaterialien, welche im Spin-
on-Verfahren abgeschieden werden und deren Vernetzungsgrad der Polymerisation typi-
scherweise durch thermische Behandlung erhöht wird. Die Netzwerke der Materialien,
die dem low-k Kriterium entsprechen, sind durch ausgeprägte Symmetrie und schwach
polarisierbare Gruppen gekennzeichnet. Man unterscheidet organische (auf Kohlenstoff
14
O
2
-
ist mehr als 3 mal stärker polarisierbar als F
-
[25]
15
auch als SiOF bezeichnet

16
2. Leitbahnsysteme der Mikroelektronik
C basierende) oder anorganische (auf Silizium Si basierende) Polymere. Hinsichtlich der
mikroelektronischen Applikation werden unter SOP lediglich organische Polymere ver-
standen, während anorganische als Teil der Materialklasse Spin-on Glasses (SOG) (siehe
nachfolgender Abschnitt) zusammengefasst werden. Die reine Synthese organischer Poly-
mere ermöglicht k-Werte weit unter 2,6 (bis 1,9 für fluorierte Polymere). Die Permittivitä-
ten der meisten eingesetzten organischen low-k Materialien liegen im Bereich von 2,6 bis
2,8, um hinreichende thermische Stabilität zu gewährleisten [9] (siehe auch Abschnitt 2.2.4
zur Integrationsfähigkeit).
Spin-on Glasses (SOG)
Es handelt sich dabei um amorphe Dielektrika, deren chemische Struktur den CDO-
Materialien ähnelt. Die Schichterzeugung kann dabei auf zwei prinzipiellen Wegen erfol-
gen:
· Vernetzung in einer Flüssigphase befindlicher Cluster (NCS
16
) oder Monomere beim
Verdampfen des flüssigen Trägermediums
· Netzwerkbildung von gelösten Feststoffpartikeln im Sol-Gel-Prozess
17
durch Kon-
densation mit anschließendem Trocknungsschritt (siehe Auch Abschnitt 2.2.2.2)
Beide Varianten bedienen sich thermischer Anregung zur Bildung der endgültigen Mate-
rialmatrix.
2.2.2.2 Reduktion der Dichte
Neben der Reduktion der Polarisierbarkeit ist die Reduktion der Dichte der polarisierten
Elemente für die Bereitstellung von low-k Materialien möglich. Man unterscheidet dabei
das Einbringen freien Volumens sowie subtraktiver Porosität.
Erzeugung freien Volumens (Konstitutive Porosität)
Freies Volumen wird innerhalb eines Materials geschaffen, wenn die eigentliche Struk-
tur durch Einbringen von Fremdatomen oder funktionellen Gruppen gestört wird, sich
dadurch die Bindungsverhältnisse ändern und die Materialstruktur eine Aufweitung er-
fährt. Neben der verringerten Polarisierbarkeit tritt dieser Effekt bei den im Punkt 2.2.2.1
beschriebenen Materialsystemen auf. Als Beispiel soll hier die Aufweitung des Netzwer-
kes eines Homopolycyanurats F10
18
durch ein sperriges monofunktionelles Cyanat-Ester-
16
Nano-Clustering Silica
17
gekennzeichnet durch einen starken Viskositätsanstieg (Gel-Zustand) nach dem Aufschleudern (Sol-
Zustand) der Lösung, nachzulesen unter [33]
18
2,2'­Bis(4­cyanatophenyl)­1,1,1,3,3,3-hexafluoroisopropylidene

2.2 Low-k, Ultra low-k (ULK ) und Extreme low-k (ELK ) Materialien
17
Monomer mCF
3
Cy
19
erwähnt werden. Durch deren Copolymerisation konnte die ur-
sprüngliche relative Dielektrizitätskonstante k
F 10
= 2,91 auf k
F 10/mCF
3
Cy
= 2,54 (Messfre-
quenz 100 kHz) gesenkt werden (Monomermischungsverhältnis: 33 mol % F10 + 67 mol %
mCF
3
Cy) [34]. Neben der Permittivität zeigt sich bei der Erzeugung freien Volumens eine
signifikante Veränderung der Dichte. So liegt amorphes SiO
2
im Bereich von 2,1 .. 2,3
g
cm
3
,
während CDO-Materialien 1,2 .. 1,4
g
cm
3
aufweisen [9]. Diese auch als konstitutive Poro-
sität bezeichnete Eigenschaft wird bedingt durch die Struktur der Materialien und liegt
nach deren Abscheidung bereits vor [35].
Subtraktive Porosität
Subtraktive Porosität ist gekennzeichnet durch das selektive Herauslösen von Schichtteilen
aus der nach der Schichtabscheidung oder Schichtsynthese vorliegenden Materialstruktur.
Zwei grundlegende Arten werden zu deren Erzeugung unterschieden.
Subtraktive Porosität durch makromolekulare Porogene: Die Herstellung entsprechender
Materialien erfolgt nach dem in Abbildung 2.6 dargestellten Ablauf. Die eigentliche Aus-
gangssubstanz (Precursor) wird mit dem Porogen
20
versetzt und im spin-on-Verfahren
oder durch CVD aufgebracht (Abbildung 2.6 (a) und (b)). Als Porogen können Monome-
re, Polymere oder Makromoleküle bestimmter thermischer Stabilität fungieren. Während
der Trocknung der Schichten im Anschluss an den spin-on-Prozess (Pre-bake) verbleiben
die Porogene innerhalb der Materialstruktur (Abbildung 2.6 (c)). Durch eine weitere ther-
(a)
Spin-on Process
Pre-bake
Final cure
low-k Precursor +
Porogen
(b)
(c)
(d)
Abbildung 2.6: Prozessflussschema für die Erzeugung subtraktiver Porosität unter Ver-
wendung von Porogenen im spin-on-Verfahren
mische Behandlung, dem sogenannten Final cure, oberhalb einer kritischen Temperatur
(in Abhängigkeit des jeweiligen Porogens; üblicherweise > 400 °C, um einem weiteren
Ausgasen bei nachfolgenden Prozessen vorzubeugen) werden die Porogene aus dem Trä-
germaterial ausgetrieben (Porogen burn-out, Abbildung 2.6 (d)). Die Effizienz dieses Vor-
19
meta­(trifluoromethyl)­phenylcyanate
20
auch als Porengenerator bezeichnet

18
2. Leitbahnsysteme der Mikroelektronik
ganges kann durch Elektronenbeschuss [36] sowie durch UV
21
-Bestrahlung (UV-curing)
[37] gesteigert werden. Weiterhin lassen sich durch beide Methoden und die damit einge-
brachte Energie die notwendige Behandlungstemperatur während des Porogen burn-out-
Prozessschrittes reduzieren, der Vernetzungsgrad der verbleibenden Materialmatrix und
die mechanische Festigkeit erhöhen [38], [39], [40], [41] (siehe auch Abschnitt 2.2.4 zur
Integrationsfähigkeit). Sowohl während des Pre-bakes als auch des Final curings kann ein
Schrumpfen (Shrinking) des Filmes beobachtet werden [41].
Subtraktive Porosität innerhalb des Sol-Gel-Prozesses: Den Ausgangspunkt bildet dabei
eine kolloidale Lösung von Feststoffpartikeln (Sol). Durch Hydrolyse und Kondensations-
vorgänge geliert das Stoffgemisch zunehmend. Die Viskosität und der Vernetzungsgrad
steigen an. Dieser Prozess wird als Aging oder Pre-gelation bezeichnet und kann durch
Zugabe von Katalysatoren gesteuert werden. Eine gesättigte Atmosphäre beugt dem Ent-
weichen des Lösungsmittels vor. Beim Erreichen des Gel-Punktes mit definierter Viskosität
erfolgt das Aufschleudern (spin-on) des Gels. Die Vernetzung setzt sich im Lösungsmittel
kontinuierlich bis zur Bildung eines stabilen, sperrigen, porösen Netzwerks fort (Post-
gelation). Anschließend erfolgt die Trocknung des Materialsystems durch Entweichen des
Lösungsmittels, welches unter ungesättigter Atmosphäre verdunstet. Als kritisch zeigen
sich dabei Oberflächenspannungen und Kapillarkräfte, die zum Kollabieren der Poren und
einer Verdichtung des Materials führen können. Zur Vermeidung solcher Defekte haben
sich superkritische Trocknungszyklen bewährt. Durch weitere Prozessschritte mit ther-
mischer Anregung kann ein vollständiges Austreiben flüchtiger Bestandteile sowie ein
Ausheilen der Schichten zur Verbesserung von deren Qualität bewirkt werden. Typische
Vertreter im Sol-Gel-Verfahren synthetisierter Materialien sind Xerogele und Aerogele,
deren Nomenklatur Rückschluss auf das Trocknungsverfahren zuläßt
22
. Diese porösen Si-
liziumdioxidschichten können bei superkritischer Trocknung (Aerogele) sehr hohe Porosi-
tätsgrade mit Feststoffanteilen kleiner 1 %
23
aufweisen [20, S. 64].
Materialien konstitutiver als auch subtraktiver Porosität sind gekennzeichnet durch ihren
Porositätsgrad . Dieser wird beschrieben durch Gleichung 2.11.
=
V
p
V
(2.11)
Dabei ist V
p
das durch Poren eingebrachte kumulierte Volumen, während V dem Gesamt-
volumen des porösen Materials einspricht. Eine weitere Klassifikation erfolgt hinsichtlich
21
Ultra-Violett
22
als Aerogele werden superkritisch getrocknete poröse Siliziumdioxide bezeichnet, während bei Xero-
gelen
das Lösungsmittel nicht superkritisch entfernt wurde
23
Porositätsgrad größer 99 %, siehe Gleichung 2.11

2.2 Low-k, Ultra low-k (ULK ) und Extreme low-k (ELK ) Materialien
19
des mittleren Porendurchmessers
p
dieser Materialien, wie sie durch IUPAC
24
[35] vor-
genommen wurde:
· mikroporös:
p
< 2 nm
· mesoporös: 2 nm
p
50 nm
· makroporös: 50 nm <
p
Die meisten der in der Mikroelektronik applizierten porösen Materialien liegen im Über-
gangsbereich von mikro- zu mesoporös [20, S. 65]. Weitere Unterscheidungen werden hin-
sichtlich der Porenform sowie dahin gehend vorgenommen, ob es sich um offene oder
geschlossene Porosität handelt. Diese Eigenschaft steht in engem Zusammenhang mit
dem Volumenanteil. Bei offener Porosität sind die einzelnen Hohlräume untereinander
verbunden (siehe auch Punkt 2.2.4 zur Integrationsfähigkeit).
2.2.3
Verfügbare Materialien der Klassifizierung low-k und ULK
In Tabelle 2.1 sind typische Vertreter kommerziell verfügbarer low-k und ULK Materiali-
en mit ihren wesentlichen Eigenschaften zusammengefasst. Bei den Materialtypen SiOC,
CDO und OSG der Tabelle 2.1 handelt es sich um die gleiche Materialklasse, aber um
verschiedene Bezeichnungen durch den jeweiligen Hersteller.
24
International Union for Pure and Applied Chemistry

20
2. Leitbahnsysteme der Mikroelektronik
T
ab
elle
2.1:
Low-k
,
ULK
Materialien
und
Referenzmaterial
TEOS
SiO
2
mit
ihren
w
esen
tlic
hen
Eigensc
haften
Name
V
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Materialt
yp
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v
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E
C
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E
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V
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cm
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[%]
[nm
]
[g
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3
]
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a
]
[ppm/
]
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O
S
S
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S
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2
CVD
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-
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..
2,25
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,
S.
66]
B
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D
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S
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C
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<
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o
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43
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B
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I
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M
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1)
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C
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M
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Sys-
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S
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..
2,85
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..
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[45
],[
46
]
O
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M
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D
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..
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mikro-
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]
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..
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[48
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M
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spin-on
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a
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5
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][
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]
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b
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P
spin-on
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F
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Corning
H
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spin-on
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56
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D
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M
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55
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P
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S
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bis
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p
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64
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[66
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68
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[69
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X
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M
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..
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c
)
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..
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b
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(in
plane)
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],[
72
],
[73
]
Z
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k
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T
M
R
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and
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M
S
S
Q
spin-on
1,9
..
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f
15
..
40
g
mikro-
bis
meso-
p
orös
(1,5
..
4)
[74
]
a
Messfrequenz:
1
MHz
b
b
estimm
t
du
rc
h
Nano-Indentation
c
b
estimm
t
du
rc
h
SANS
d
b
estimm
t
du
rc
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LSA
W
e
sc
hic
htdic
kenabhängig
f
abhängig
von
P
orogenk
onzen
tration
g
b
estimm
t
du
rc
h
El
lipsometrische
Por
osimetrie
(EP
)

2.2 Low-k, Ultra low-k (ULK ) und Extreme low-k (ELK ) Materialien
21
2.2.4
Integrationsfähigkeit
Neben den elektrischen Eigenschaften potentieller low-k oder ULK Materialien, die den
angestrebten Leistungsgewinn der integrierten Schaltkreise bewirken, hängt die Integra-
tionsfähigkeit dieser letztendlich vom Gesamteigenschaftsprofil ab. Eine Unterscheidung
erfolgt diesbezüglich hinsichtlich elektrischer, mechanischer, chemischer und thermischer
Eigenschaften. Obwohl, wie in Tabelle 2.1 ersichtlich, eine Vielzahl an Materialien der
low-k oder ULK Klassifikationen verfügbar sind, zeigte sich deren Integration als zuneh-
mend schwierig und die Richtwerte der ITRS wurden stetig entspannt. In Tabelle 2.2 sind
die durch die ITRS 2001, 2003 und 2005 verfolgten Zielwerte für die 45 nm Technologie
angegeben. Der Wert k
bulk
entspricht der Permittivität des Dielektrikums als ganzflächi-
ge Schicht, während k
ef f
ein Maß für die effektive Permittivität im integrierten Zustand
eines Materials ist (siehe auch Punkt 6.2.3.1). Die in Abschnitt 2.2 vorgestellten Ma-
Tabelle 2.2: Durch die ITRS der Jahre 2001 bis 2005 vorgegebene Richtwerte der mini-
malen Dielektrizitätskonstanten für die 45 nm Technologie (2010)
ITRS des
Richtwert 45 nm Technologie (2010)
Jahres
k
bulk
k
ef f
2001
< 1,9
2,1
2003
< 2,1
2,3 .. 2,6
2005
< 2,2
2,5 .. 2,8
terialsysteme weisen gegenüber SiO
2
veränderte Eigenschaftsprofile auf. Diese erfordern
eine angepasste und optimierte Prozessierung, um die notwendige Kompatibilität wäh-
rend der Fertigung zu sichern. Die allgemeinen Anforderungen an ein Dielektrikum im
IC -Metallisierungssystem stellen sich wie folgt zusammen:
· Elektrische Eigenschaften
­ Niedrige, anisotrope Dielektrizitätskonstante
­ Hohes Isolationsvermögen, niedrige Leckströme
­ Hohe Feldstärkefestigkeit, hohe elektrische Durchbruchsfestigkeit
· Mechanische Eigenschaften
­ Hoher E-Modul
­ Hohe Härte
­ Geringe intrinsische Spannungen
­ Hohe Haftfestigkeit zu metallischen und dielektrischen Schichten
­ Hinreichende Schichtdicke und Schichtdickenhomogenität

22
2. Leitbahnsysteme der Mikroelektronik
· Chemische Eigenschaften
­ Chemische Resistenz während Abscheide- und Nassprozessen
­ Hohe Ätzselektivität
­ Geringe Feuchteadsorption
­ Geringe Löslichkeit
­ Geringe Gasdurchlässigkeit
­ Hoher Reinheitsgrad
­ Hohe chemische Stabilität und Haltbarkeit
· Thermische Eigenschaften
­ Hohe thermische Stabilität
­ Geringer thermischer Ausdehnungskoeffizient, kompatibel mit anderen verwen-
deten Materialien
­ Geringe thermische Schrumpfung
­ Hohe thermische Leitfähigkeit
Die gestellten Anforderungen sind physikalisch teilweise unvereinbar und widersprüchlich,
weshalb Kompromisse eingegangen werden müssen.
Im Folgenden werden einige ausgewählte Integrationsprobleme und Ansätze zu deren Be-
wältigung geschildert. Die Integration von low-k Materialien ist nicht Schwerpunkt dieser
Arbeit, weshalb kein Anspruch auf Vollständigkeit erhoben wird. Die Ausführungen die-
nen lediglich der Veranschaulichung der Komplexität dieser Problematik.
Elektrische Eigenschaften und deren Stabilität während der Fertigung: Beim
Anlegen eines elektrischen Feldes treten in porösen Materialsystemen erhöhte Feldstärken
in den Porenwänden auf. Als Folge verschlechtert sich das Durchbruchsverhalten gegen-
über porenfreier Materialien der gleichen Materialmatrix signifikant [75]. Die in Porensys-
temen adsorbierte Feuchte verschlechtert das Leckstromverhalten grundlegend. Obwohl
adsorbiertes Wasser bei Anlegung eines äußeren elektrischen Feldes hydrolisiert wird [76]
und Leckströme reduziert werden [10], sind diese Mechanismen in hermetisch dichten
Schichtungen nicht einsetzbar. Aus diesem Grund muss durch zusätzliche thermische Be-
handlung eine Desorption von Restfeuchte nasschemischer Behandlungen oder aus Raum-
luft erzwungen werden, bevor der Verschluss des Porensystems durch Schichtabscheidung
erfolgt. Michelon et al. [77] führte diesbezüglich Untersuchungen an Kammstrukturen
durch, die in poröses SiOC (k = 2,3; Porositätsgrad = 40 %) gebettet waren. Durch eine
13-stündige Behandlung bei 175
unter Stickstoff-Atmosphäre zeigte sich eine Reduktion
der gemessenen Leckströme um mehr als vier Größenordnungen. Die bei diesem Messvor-
gang mit erfassten elektrischen Kapazitäten reduzierten sich um 16 %. Ergänzend erfolgte
eine vergleichbare Untersuchung bei 100
für 30 h. Die Leckströme verringerten sich auf

2.2 Low-k, Ultra low-k (ULK ) und Extreme low-k (ELK ) Materialien
23
etwa 1/7000. Für identische Materialsysteme, jedoch mit verringerter Porosität, ergaben
sich Verhältnisse von 1/20 für = 16 % und 2/3 für = 6 %. Bei allen Proben wurde
neben den für die Fertigung notwendigen Prozessen kein zusätzlicher Feuchteeintrag im
Ausgangszustand vorgenommen, respektive erzwungen.
Die Aufnahme von Feuchtigkeit bewirkte bei Lebensdauer- und Zuverlässigkeitsuntersu-
chungen das verstärkte Auftreten von Frühausfällen [11]. Dahin gehende Messungen an
LKD-Schichten (JSR Micro, k = 2,3) zeigten eine um Faktor 50 erhöhte mittlere Lebens-
dauer durch eine 50 stündige Behandlung bei 150
. Die Proben waren im Ausgangszu-
stand mehrere Wochen 50 % relativer Luftfeuchte bei 25
Raumtemperatur ausgesetzt
worden.
Poröse Strukturen nehmen während anschließender Abscheideprozesse neu angelagertes
Material in die Porenstruktur auf. Das sich ergebende Materialgemisch erfährt gegen-
über dem Ausgangsmaterial eine irreversible Veränderung des k-Wertes entsprechend der
elektrischen Eigenschaften des eingebrachten Materials bis zur jeweiligen Eindringtiefe.
Die während CMP-Behandlungen eingesetzten Slurries und Reinigungschemien dringen
in poröse Materialien unschwer ein und degradieren deren elektrische Eigenschaften [12],
[13], [78]. Weitere materialabhängige Nachbehandlungen werden erforderlich, um Verun-
reinigung zu entfernen oder resultierende oberflächliche Schichtmodifikationen zu beheben
[12], [13].
Weitere Komplexität bringt die Beherrschbarkeit der elektrischen Eigenschaften von low-k
Materialien mit sich. Diese zeigte sich beispielsweise bei inorganischen CVD-Materialien
vergleichsweise kritisch und unterliegt gewissen Schwankungen [79], [80].
Mechanische Festigkeit und Haftung: Das Einbringen einer subtraktiven porösen
Struktur in eine Materialmatrix hat unweigerlich die Senkung der Materialfestigkeit, ge-
kennzeichnet durch E-Modul und Härte, zur Folge. Die Gruppe um Aoki [30] ermittelte
dabei einen näherungsweise linearen materialabhängigen Zusammenhang zwischen Dich-
te und E-Modul. Das Diagramm 2.7 stellt die durch Kloster u. a. [14] veröffentlichten
Werte von k, E-Modul und Härte
25
in Abhängigkeit des Porositätsgrades für ein ausge-
wähltes low-k Material (OSG) dar. Die beim CMP eingebrachten Drücke und Scherspan-
nungen führen deshalb besonders bei porösen Materialien zum Versagen. Die dielektri-
schen Bereiche werden zusammengepresst oder Delaminationen von low-k Materialien zu
dielektrischen Deckschichten oder leitfähigen Barrieren treten auf. Scherban et al. [81]
ermittelte eine Haftstärke von größer 5 J/m
2
für CDO, SOG und SOP-Materialien zu
T a, T aN
x
und T iN
x
-Barrieren als Kriterium für delaminationsfreie CMP-Behandlungen.
25
bestimmt durch Nano-Indentation unter Verwendung einer Berkovich-Spitze

24
2. Leitbahnsysteme der Mikroelektronik
1.0
1.4
1.8
2.2
2.6
3.0
0
20
40
60
Porosität [%]
0
2
4
6
8
10
[G
P
a]
k
E-Modul
Härte
Abbildung 2.7: Relative Dielektrizitäts-
konstante k, E-Modul und Härte in Ab-
hängigkeit des Porositätsgrades für ein
Material der OSG-Klassifikation, Quelle
[14]
Das mechanische Versagen steht in engem
Zusammenhang mit der Vielzahl thermischer
Zyklen und den damit verbundenen thermi-
schen Spannungen innerhalb des Material-
systems, die während der BEOL-Fertigung
durchlaufen werden. Die dabei auftretenden
mechanischen Spannungen führen unweiger-
lich zu Delaminationserscheinungen bei unzu-
reichenden Haftstärken. Die Haftstärke von
dielektrischen und leitfähigen Barrieren zu
low-k Materialien wird maßgeblich von deren
Porositätsgrad bestimmt. Ein dahin gehender
Nachweis wurde ebenfalls durch Kloster [14]
erbracht. Sowohl für CVD Si
3
N
4
als auch ge-
sputterte T aN
x
-Schichten wurde die Haftstär-
ke zu OSG-Material im Bereich von 20 % beim Eintrag von 45 % Porosität in dieses
gemindert.
Chemische Stabilität: Inorganische Materialien erfahren eine Anhebung des k-Wertes
durch chemische Modifikation während Trockenätzprozessen [79], [80]. Vor allem offen-
porige Materialien absorbieren Prozesschemikalien, die sich nur schlecht entfernen lassen.
Diese verändern nachhaltig die Materialeigenschaften [82] oder führen zu Materialstörun-
gen
26
. Als Folge von Fluorkontamination durch Trockenätzchemikalien oder Resist-strip-
Prozessen bildet sich unter Präsenz von Feuchte oder elektrolytisch erzeugter Wasser-
stoffionen Fluorwasserstoff (HF ), der durch thermische Anregung verstärkt zerstörend
auf das Material wirken kann. Viele Materialien, besonders organische Schichten, wei-
sen zwar sehr gute Ätzselektivitäten gegenüber anderen dielektrischen Schichten, speziell
Barrieren, auf [83], reagieren aber äußerst sensitiv auf Sauerstoff-basierende Resist-strip-
Prozesse (Ashing). Die dabei auftretende Schädigung wird vornehmlich durch Abbau der
Elemente Kohlenstoff und Wasserstoff bewirkt [84] und kann die Bereitschaft des Materi-
als zur Feuchteadsorption (Hydrophilität) stark verändern [85]. Diese kann nur bedingt,
beispielsweise durch Behandlungen mit HMDS
27
, wieder hergestellt werden. Zur Vermei-
dung oder Minderung von Schädigungen während Prozessen zur Lackentfernung hat sich
der Einsatz reduzierender Medien (Wasserstoff H
2
, Ammoniak NH
3
) [84] als praktikabel
erwiesen. Ferner wurden superkritische auf CO
2
basierende Strip- und Reinigungsprozesse
26
Low-k damage
27
Hexamethyldisilazan

2.2 Low-k, Ultra low-k (ULK ) und Extreme low-k (ELK ) Materialien
25
untersucht [86], [87]. Diese zeigten sowohl mechanisch, chemisch als auch elektrisch keinen
signifikanten Einfluss auf poröses low-k Material, sind aber technologisch als aufwendig
einzuschätzen. Neben der Verwendung alternativer Prozesse ist es technologisch möglich,
durch geeignete Hartmaskenkombinationen die Lackentfernung vor der endgültigen Struk-
turierung des low-k Materials durchzuführen und somit einer Schädigung vorzubeugen.
Wärmeleitung und thermische Ausdehnung: Materialien der low-k Klassifikati-
on weisen generell verringerte thermische Leitfähigkeiten gegenüber SiO
2
-Schichten auf
(
SiO
2
> 1
W
m·K
). Typische Werte liegen im Bereich von 0, 3
W
m·K
oder deutlich darunter [88,
S. 64, 71], [89, S. 94]. Dabei korrelieren thermische Leitfähigkeit und Porositätsgrad stark.
Untersuchungen der Gruppe um Ho [88, S. 53] zeigten für Xerogele mit =48 % eine ther-
mische Leitfähigkeit von 0, 250
W
m·K
. Dieser Wert erfuhr eine Reduktion auf 0, 065
W
m·K
bei Anhebung des Porositätsgrades auf 77 %. Hinsichtlich der Abfuhr der in Metalli-
sierungssystemen erzeugten Jouleschen Wärme führen dielektrische Schichten durch ihre
an sich geringen thermischen Leitfähigkeiten in Bereichen geringer Leitbahnbesetzung zu
erhöhten thermischen Belastungen. Dieser Effekt wird durch die Verwendung von low-
k Materialien weiter verstärkt und stellt ein Zuverlässigkeitsproblem dar (siehe hierzu
Abschnitt 6.3). Demgegenüber ist das thermische Verhalten in Bereichen hoher Leitbahn-
dichte nahezu unabhängig des verwendeten Dielektrikums aufgrund der ausgezeichneten
thermischen Leitfähigkeit des Kupfers (
Cu
400
W
m·K
).
Die während des Betriebs oder der Prozessierung auftretenden thermischen Belastungen
innerhalb eines Schaltkreises bewirken mechanische Spannungen aufgrund thermischer
Ausdehnung. Im Falle unangepasster thermischer Ausdehnungskoeffizienten (CTE
28
) ge-
schichteter Systeme treten Spannungen auf, die zum Versagen der Grenzfläche oder der
Materialien selbst führen können. Besonders organische spin-on low-k Materialien weisen
unangepasste thermische Ausdehnungskoeffizienten gegenüber Cu auf [90], [91], [92], [93].
Eine Voll-Integration dieser Materialien (in der Leitbahn- als auch Via-Ebene) ist nicht
praktikabel und hybride Ansätze (verschiedene Dielektrika in Leitbahn- und Via-Ebene)
werden verfolgt. Dabei werden beispielsweise inorganische CVD-Materialien mit besser
angepassten thermischen Ausdehnungskoeffizienten (CTE ) in der Via-Ebene verwendet.
Weiterhin können zusätzliche funktionelle Schichten (Ätzmasken, Stopp-Schichten) me-
chanische Spannungen, verursacht durch unangepasste thermische Ausdehnungskoeffizi-
enten, aufnehmen und das System stabilisieren [94].
Technologische Kompatibilität poröser Materialien: Der Umfang der auftretenden
Prozessierungs- und Integrationsprobleme ist spezifisch für jedes low-k Material und erfor-
28
Coefficient of Thermal Expansion

26
2. Leitbahnsysteme der Mikroelektronik
dert individuelle Methoden zu dessen Minimierung. Teilweise gelang es durch geeignete
Prozessierung, die notwendige technologische Kompatibilität zu gewährleisten. Porosi-
tät stellt dabei die größte Herausforderung dar und erfordert einen immensen Mehrauf-
wand. Sie ist gleichzeitig der Schlüssel zur Bereitstellung von Materialien, hinreichend klei-
ner k-Werte, für zukünftige Technologiegenerationen. Die starken Wechselwirkungen von
Prozessmedien während Abscheide-, Strukturierungs- oder Resist-strip-Prozessen, aber
auch Feuchtigkeitsaufnahme, sind speziell porösen Materialien eigen. Im Folgenden sollen
ausgewählte Beispiele zur Lösung porositätsbedingter Integrationsprobleme dielektrischer
Schichten und die dabei eingegangenen Kompromisse aufgezeigt werden.
Die Abscheidung metallischer oder dielektrischer Schichten auf porösen Oberflächen stellt
eine große Herausforderung dar. Die Abbildung 2.8 zeigt einen schematischen Ausschnitt
einer in Damascene-Technologie (siehe Anhang A.1) gefertigten Leitbahnarchitektur. Es
wurden sowohl dielektrische als auch metallische Diffusionsbarrierematerialien auf struk-
turiertes, poröses Dielektrikum abgeschieden. Die diskontinuierliche Oberflächenstruktur
Cu
poröses
Material
low-k
metallische Diffusionsbarriere
dielektrische Diffusionsbarriere
dielektrische Diffusionsbarriere
Abbildung 2.8: Darstellung eines Leit-
bahnpaares mit porösem Zwischendielek-
trikum und partiell gefüllter Porenstruk-
tur infolge der Abscheidung dielektrischer
und metallischer Diffusionsbarrieremate-
rialien
poröses
Material
low-k
Cu
metallische Diffusionsbarriere
dielektrischer Liner
dielektrische Diffusionsbarriere
dielektrische Diffusionsbarriere
Abbildung 2.9: Darstellung eines Leit-
bahnpaares mit porösem Zwischendielek-
trikum, dessen Porenstruktur durch einen
dielektrischen Liner unmittelbar vor der
Abscheidung der leitfähigen Diffusions-
barriere oberflächlich gefüllt wurde (Pore-
Sealing)
des low-k Materials führt in beiden Fällen zu Materialanlagerungen innerhalb des Po-
rensystems. An den Seitenwänden erfolgt dies durch die metallische Diffusionsbarriere,
während an den nach oben gerichteten Flächen dielektrisches Barrierematerial eingelagert
wird. Die Eindringtiefe wird dabei maßgeblich von der Porengröße sowie der Porenstruktur
(offene oder geschlossene Porosität) bestimmt. Als Folge verschlechtert sich die Konformi-

2.2 Low-k, Ultra low-k (ULK ) und Extreme low-k (ELK ) Materialien
27
tät der Diffusionsbarrieren während der Abscheidung. Entgegen dem Bestreben, möglichst
dünne metallische Barrieren zu verwenden, werden in diesem Fall größere Schichtdicken
notwendig, um deren Funktionalität hinreichend zu gewährleisten. In elektrischer Hin-
sicht zeigt sich dies als sehr problematisch. Größere Dicken dieser Schichten reduzieren die
Querschnitte der Kupferleitbahnen und degradieren somit den effektiv wirksamen Leit-
bahnwiderstand (resistiver Einfluss). Weiterhin verringert das Eindringen metallischer
Materialien die Elektrodenabstände innerhalb des Leitbahnsystems, was eine Vergröße-
rung der auftretenden Kapazitäten und der damit verbundenen elektrischen Feldstärken
(kapazitiver Einfluss) sowie eine Anhebung der auftretenden Leckströme zur Folge hat.
Eine Lösung dieser Problematik ist dahin gehend möglich, das den Seitenwänden nahe
Porensystem des low-k Materials durch einen so genannten Liner vor der Abscheidung
der leitfähigen Barriere zu verschließen. Dabei wird eine kontinuierliche, geschlossene und
ebene Oberfläche bereitgestellt, wie in Darstellung 2.9 gezeigt. Das Eindringen der leit-
fähigen Barriere in die poröse Struktur des low-k Material wird dabei verhindert [95].
Als begleitender Effekt reduziert sich die Grabenbreite, was unerwünscht ist (abgeschie-
dene Schichten mit der Intention einer Veränderung der Grabengeometrie werden als
Spacer bezeichnet). Die geminderte Leitbahnquerschnittsfläche verursacht höhere Strom-
dichten. Die Anlagerung des dielektrischen Liners in das Porensystem des low-k Material
führt weiterhin bereichsweise zur Bildung eines Mischmediums mit erhöhter Permittivi-
tät. Die Effizienz des low-k Materials hinsichtlich Kapazitätsreduktion wird geringfügig
herabgesetzt. Üblicherweise findet SiO
2
Verwendung, um speziell für die Abscheidung der
leitfähigen Diffusionsbarrieren auf lang erprobtes Material zurückzugreifen. Der Vorgang
des vorzugsweise oberflächlichen Verschließens des Porensystems wird im Allgemeinen als
Pore-Sealing bezeichnet.
Neben dem Einsatz eines Liners ist eine Plasmabehandlung zum Pore-Sealing in der Li-
teratur häufig beschrieben [9], [96], [97]. Dabei erfolgt durch Verwendung inerter Gase,
vorzugsweise Argon
29
, ein mechanisches Verdichten der ausgesetzten Oberflächen, un-
ter Ausschluss oder lediglich geringer chemischer Modifikation (z.B. Beeinflussung der
chemischen Bindungen). Aufgrund der gerichteten Bewegung der auftreffenden Teilchen
unterscheidet sich die Effizienz dieser Behandlung für horizontale, nach oben gerichtete
Flächen, stark von den dazu vertikal liegenden Grabenwänden.
Der Einsatz subtraktiver Porosität unter Zuhilfenahme geeigneter Porogene lässt zu, das
Entfernen (Porogen burn-out) dieser Opferphasen gezielt zu einem gewünschten Präpara-
tionszeitpunkt erfolgen zu lassen. Dies kann beispielsweise erst nach der Strukturierung
29
neben Argon findet auch Helium Anwendung, welches aber lediglich ca. ein Zehntel der Atommasse
von Argon aufweist

28
2. Leitbahnsysteme der Mikroelektronik
(Post-Etch-Burn-Out
30
) des Dielektrikums initiiert werden [98]. Durch geeignete Ätz-
chemie bietet sich die Möglichkeit der Modifikation des Porogens an den Seitenwänden
während der Strukturierung. In diesen Bereichen unterbleibt später das Austreiben des
Porogens beim Überschreiten der kritischen Temperatur. Die effektiv wirksame Permit-
tivität des Dielektrikums nimmt dabei geringfügig unerwünscht zu. Vorteilhaft zeigen
sich jedoch hinsichtlich Abscheidung möglichst dünner Barrieren die geschlossenen, nicht
porösen Oberflächen innerhalb der Strukturen [99].
Erfolgt das Porogen burn-out erst nach der CMP-Behandlung (Post-CMP-Burn-Out
31
) ist
dieser Umstand ebenfalls während Strukturierungsprozessen gegeben [10], [100]. Gleich-
zeitig kann der technologische Anspruch an die CMP-Behandlung gesenkt werden, wenn
es sich zu diesem Zeitpunkt um ein porenfreies Materialsystem handelt. Als kritisch zeigt
sich dabei das Schrumpfen des Materials beim Entfernen des Porogens [10]. Der Volu-
menabbau kann erhöhte mechanische Spannungen verursachen und zum Versagen von
Grenzflächen beitragen. Die Zuverlässigkeit der Architektur verschlechtert sich.
Aufgrund der verringerten mechanischen Festigkeit (E-Modul, Härte) von low-k Ma-
terialien sowie deren reduzierten Haftungsvermögens müssen gegenüber SiO
2
spezielle
Low-Pressure-CMP
32
-Behandlungen angewendet werden, um in Bereichen geringer Leit-
bahnbesetzungsdichte mechanische Schädigung oder erhöhte Erosion der dielektrischen
Werkstoffe zu vermeiden. Alternativ ist das Einbringen zusätzlicher metallischer Berei-
che, sogenannter Dummystrukturen, erfolgsversprechend. Sie tragen zur Erhöhung der
Besetzungsdichte und der Minimierung der Abstände metallischer Bereiche innerhalb ei-
ner Ebene bei.
Die direkte Wirkung von Resist-strip-Prozessen auf low-k Materialien lässt sich durch ge-
eignete Hartmasken effektiv umgehen. Bewährt haben sich dabei sowohl duale Hartmas-
kenansätze (Dual Hard Mask
33
) als auch die partielle Strukturierung von einschichtigen
Maskierfilmen (Single Hard Mask
34
).
Um einer Feuchtigkeitsaufnahme durch poröse Materialsysteme entgegen zu wirken, kann
deren Oberfläche chemisch modifiziert werden. Eine gebräuchliche Methode bedient sich
dem Auslagern der Schichten in gesättigter Hexamethyldisilazan
35
-Atmosphäre [48]. Dabei
werden oberflächliche, hydrophil wirkende Hydroxylgruppen (-OH) durch hydrophobe
Methylgruppen (-CH
3
) langzeitstabil substituiert [101].
30
PEBO
, auch als Post-Patterning-Burn-Out bezeichnet
31
PCMPBO
, oder auch als Solid-First-Integration bezeichnet [100]
32
LPCMP
33
DHM
34
SHM
35
HMDS

2.3 Airgap-Strukturen
29
Neben den Kosten, die solche zusätzlichen Prozessschritte erfordern, können diese die
wirksamen Permittivitäten innerhalb der Leitbahnarchitektur erhöhen und den Leistungs-
gewinn mindern, der durch den Einsatz des jeweiligen low-k oder ULK Materials erzielt
wird. Darüber hinaus muss der Leistungsgewinn den Mehrkosten zur Integration kritisch
gegenübergestellt werden.
2.3 Airgap-Strukturen
Ansätze zur Erzeugung gasgefüllter oder evakuierter Bereiche in Leitbahnsystemen der
Mikroelektronik zur Reduktion der Signalverzögerung werden allgemein als Airgap
36
-
Technologien bezeichnet. Dabei wird sich, ähnlich wie bei porösen Zwischendielektrika,
der in Gasen oder Vakuum wirksamen relativen Dielektrizitätskonstante von nahezu 1
bedient, um feldbedingte, elektrische Wechselwirkungen der Leitbahnen untereinander
zu reduzieren. Die Abmessungen der so erzeugten Hohlräume liegen, entgegen porösen
Dielektrika, im Bereich der Strukturabmessungen des Leitbahnsystems selbst. Airgap-
Technologien werden in der ITRS 2005 als potentielle Alternative zur Integration von
Materialien verringerter Permittivität angesehen [8]. Eine vergleichende Berechnung hin-
sichtlich des elektrischen Einflusses (Signalverzögerung
BEOL
) wurde in Abschnitt 2.1
durchgeführt. Das dabei gezeigte hohe Potential der Airgap-Strukturen fußt letztendlich
auf den Aspektverhältnissen der Leitbahnen heutiger und zukünftiger Technologien von
Werten deutlich gößer als 1.
2.3.1
Ansätze und Entwicklungsstand von Airgap-Technologien
Die prinzipiellen Vorgehensweisen aus der Literatur bekannter Airgap-Technologien kön-
nen wie folgt unterteilt werden:
· Erzeugung durch Schichtabscheidung
· Erzeugung durch Entfernen eines Opfermaterials
Eine schematische Darstellung der Fertigung beider Varianten ist in Abbildung 2.10 a) bis
d) sowie Abbildung 2.11 a) bis c) dargestellt. Die wesentlichen Unterschiede werden dabei
deutlich. Einerseits nutzen beide Varianten aus Abbildung 2.10 und Abbildung 2.11 Da-
mascene-Architekturen als Ausgangspräparationen
37
. Die weitere Behandlung gestaltet
36
deutsch:
Luftspalt
37
für den Ansatz der Airgap-Erzeugung durch Schichtabscheidung eignet sich ebenfalls die subtraktive
Architektur von Aluminium-Metallisierungssystemen

30
2. Leitbahnsysteme der Mikroelektronik
Hartmaske
Leitbahn
Dielektrikum
Dielektrikum
Airgap
a)
b)
c)
d)
Abbildung
2.10:
Airgap-Erzeugung
durch Schichtabscheidung: a) Ausgangs-
präparation mit strukturierter Hartmaske
und gefüllten Leitbahnzwischenräumen;
b) Zustand nach dem Entfernen des
festen Zwischendielektrikums; c) Hohl-
raumbildung während nicht-konformer
oder/und selektiver CVD-Abscheidung;
d) Reduktion der ausgeprägten Topo-
logie der Dielektrikumoberfläche durch
CMP-Prozessierung
Stützschicht
Opferschicht
Dielektrikum
Dielektrikum
Airgap
a)
b)
c)
Abbildung
2.11:
Airgap-Erzeugung
durch Entfernung eines Opfermaterials:
a) Ausgangspräparation mit zusätzlich
abgeschiedener,
permanenter
Stütz-
schicht; b) Entfernung der Opferschicht
(Opferschichtätzen oder thermisch initi-
ierte Zersetzung); c) Folgeabscheidung
des Dielektrikums für die Via-Ebene
sich jedoch verschieden. Charakteristisch dafür zeigt sich während der Prozessierung der
Zeitpunkt des Entfernens des festen Dielektrikums zwischen den Leitbahnen. Bei Airgap-
Architekturen durch Schichtabscheidung wird dies unter Zuhilfenahme einer Hartmaske
(Abbildung 2.10 a)) und eines Ätzprozesses (Abbildung 2.10 b)) realisiert. Anschließend
werden durch nicht-konforme oder selektivitätsgestützte Abscheideprozesse Leitbahnzwi-
schenräume überdeckt und innerhalb dieser Hohlräume gebildet (Abbildung 2.10 c)). Die
so entstandene, zwar geschlossene, aber stark topologisierte Oberfläche, wird anschließend
planarisiert (Abbildung 2.10 d)). Bei Opferschicht-Technologien wird nach der Kupfer-
Damascene-Prozessierung eine Stützschicht aufgebracht (Abbildung 2.11 a)). Anschlie-
ßend erfolgt das Herauslösen des festen Dielektrikums durch Ätzprozesse oder thermisch
initiierte Zersetzung (Abbildung 2.11 b)). Während und nach derartiger Behandlung über-
nimmt die Stützschicht als freitragendes Element den mechanischen Support und bildet
die Basis für weitere Abscheidungen zur Bildung mehrlagiger Leitbahnsysteme (Abbil-
dung 2.11 c)). Weiteres Unterscheidungsmerkmal beider Ansätze ist das Erscheinungsbild
der Kavitäten. Bei der Anwendung eines Opfermaterials wird zwangsläufig die Geometrie
der späteren Hohlräume durch die umgebende Architektur abgebildet. Die Hohlraumfor-
mung infolge nicht-konformer Abscheidung wird indessen maßgeblich von der Anisotropie
des Abscheideprozesses geprägt. Zudem erstrecken sich für diese Technologien die Air-

2.3 Airgap-Strukturen
31
gaps über das Niveau der Leitbahnen hinaus und sind in ihrer Ausprägung abhängig
von den vorliegenden Strukturbreiten. Die in den Abbildungen 2.10 und 2.11 dargestell-
ten Schemen sind repräsentativ für allgemeine Strategien zur Erzeugung von Kavitä-
ten zwischen den Leitbahnen eines Metallisierungssystems. Die Verwendung individueller
Schichten und Schichtsysteme sowie optimierter Prozessierung sind aber jeder publizierten
Airgap-Technologie eigen und sollen Teilgegenstand der folgenden Abschnitte sein.
2.3.1.1 Erzeugung durch Schichtabscheidung
Die Bildung von Hohlräumen aufgrund nicht-konformer CVD-Abscheidung hat histori-
schen Hintergrund. Bei subtraktiven Leitbahnarchitekturen
38
auf der Basis des Material-
systems Aluminium / SiO
2
, wie sie bis zur Einführung der Kupfer-Damascene-Technologie
für MPU 's verwendet wurden, galt dieser Mechanismus während des Auffüllens der Leit-
bahnzwischenräume
39
durch CVD-Abscheidung als unerwünscht [102], [103], [104], [105].
Nichtsdestotrotz erweist sich eben dieser als sehr vielversprechend zu reproduzierbarer
Erzeugung von Airgap-Strukturen. Erste Veröffentlichungen beschäftigten sich mit dem
Einsatz nicht-konformer CVD Abscheideprozesse zur Herstellung von Kavitäten an sub-
traktiv strukturierten Leitbahnsystemen [106], [107], [108]. Shieh et al. [106] zeigte be-
reits 1998 für Leitbahnanordungen von 300 nm Breite und Abstand (Abbildung 2.12)
eine Kapazitätsreduktion durch Airgap-Erzeugung um 40 % gegenüber vergleichbaren,
vollständig mit SiO
2
gefüllten Systemen. Ferner wurde die mittlere effektive Dielektri-
zitätskonstante k
ef f
mit einem Wert von 2,47 bestimmt. Die Gruppe um Ueda [107]
veröffentlichte ebenfalls 1998 eine zu Shieh vergleichbare Technologie und bestimmte in
Abhängigkeit der gewählten Geometrien effektive Dielektrizitätskonstanten 1,8 (ent-
sprechende Strukturen in Abbildung 2.13 dargestellt). Für das Auffüllen der Leitbahn-
zwischenräume durch SiO
2
wurden nacheinander zwei CVD-Prozesse stark unterschied-
licher Charakteristik verwendet [107]. Dabei wurde während des ersten Abscheidezyklus
gezielt ein nicht-konformer Prozess appliziert. Während dieser Abscheidung bilden sich
vollständig verkapselte Hohlräume, beginnend bei den kleinsten Leitbahnabständen, in-
dem auf den Leitbahnen abgeschiedenes Material die Leitbahnzwischenräume vollständig
überspannt. Dieser Mechanismus wird zunächst bei den kleinsten Strukturbreiten wirk-
sam, während bei größeren Abständen kein vollständiger Verschluss erfolgt. Diese Bereiche
werden anschließend durch eine CVD-Abscheidung hoher Konformität vollständig gefüllt.
Die Bildung weiterer Kavitäten ist dabei nicht beabsichtigt und wird, soweit möglich, aus-
38
Strukturierung einer metallischen blanked (ganzflächigen) Schicht zur Erzeugung der Leiterzüge mit
anschliessendem Auffüllen der Gräben durch dielektrisches Material, siehe Anhang A.1
39
engl.:
gap-fill process

32
2. Leitbahnsysteme der Mikroelektronik
CVD SiO
2
Abbildung
2.12:
REM -Aufnahme
durch nicht-konforme CVD-Abscheidung
erzeugter Airgap-Strukturen; 300 nm
Leitbahnbreite und -abstand [106]
CVD SiO
2
AlCu
Abbildung
2.13:
REM -Aufnahme
durch nicht-konforme CVD-Abscheidung
erzeugter Airgap-Strukturen; 300 nm
Leitbahnbreite und 200 nm Abstand [107]
geschlossen. Der Vorteil dieser Prozessfolge ist, dass die vertikale Ausdehnung der Airgaps
maßgeblich durch die erste, nicht-konforme Abscheidung bestimmt und somit ein Öffnen
von Hohlräumen während des notwendigen Planarisierungsschrittes vermeidbar werden
(vergleiche Abbildung 2.10 c) und d)). Das unerwünschte Öffnen von Hohlräumen stellt
ein Zuverlässigkeitsproblem dar. Es führt beispielsweise zur Anlagerung von Substanzen
während Abscheidungsprozessen in die geöffneten Hohlräume während der Metallisierung
sowie zu veränderten Ätzprofilen während der Strukturierung. Hinsichtlich der Zuver-
lässigkeit von Airgap-Strukturen an subtraktiv erzeugten Metallisierungssystemen zeigte
Shieh [109] Lebensdauern (MTTF
40
), die keinerlei Degradation gegenüber vollständig mit
SiO
2
gefüllten Systemen nachweisen.
Hinsichtlich der Airgap-Erzeugung an subtraktiven Architekturen zeigt sich vorteilhaft,
dass nach der Strukturierung einer Metallebene zwischen den Leitbahnen kein festes Di-
elektrikum vorliegt. Die Prozessierung erfolgt demnach konventionell bis zur Abscheidung
des Zwischendielektrikums. Demgegenüber muss bei der Kupfer-Damascene-Technologie
das feste Dielektrikum unmittelbar vor der nicht-konformen CVD-Abscheidung (zur Er-
zeugung der Airgaps) entfernt werden. Dies erfordert zusätzliche Ätz- oder Lithografie-
schritte und erhöht die Fertigungskosten. Weiterhin ist eine Schädigung der Kupferleit-
bahn während der Strukturierung oder des Entfernens des Zwischendielektrikums kritisch.
Die Höhe der Airgaps nach dem Verschluss stellt sich wiederum in Abhängigkeit der er-
zeugten Grabenbreiten ein.
Arnal et al. [110], [111] untersuchte die Herstellung und Optimierung von SiO
2
gekapselten
Airgaps in Dual-Damascene-Technologie. Unter Verwendung einer zusätzlichen Hartmas-
40
Mean-Time-To-Failure

2.3 Airgap-Strukturen
33
ke wurde das Dielektrikum SiO
2
plasma-chemisch lokal entfernt. Dabei wurde SiO
2
an
den Seitenwänden der Leitbahnen belassen. Der Verschluss der strukturierten Bereiche
erfolgte unter Verwendung auf Silan (SiH
4
) und TEOS
41
-basierten Precursoren. Die ef-
fektive Dielektrizitätskonstante k
ef f
wurde dabei mit einem Wert < 1,7 bestimmt. Es
handelt sich dabei um die effektiv wirksame Permittivität einer gemischten Anordnung
von Isolatorbereichen zwischen zwei Leitbahnen und gestattet einen Vergleich verschiede-
ner Technologien untereinander. Die gezeigten Lebensdaueruntersuchungen so erzeugter
Architekturen weisen keinerlei Veränderung gegenüber Systemen auf, bei denen auf ei-
ne lokale Entfernung des Zwischendielektrikums verzichtet wurde. Als günstig zeigt sich
Abbildung 2.14: REM -Aufnahme mit-
hilfe nicht-konformer CVD-Abscheidung
erzeugter Airgap-Strukturen nach Arnal
[110]; in Dual-Damascene-Technologie ge-
fertigt
für diese Technologie die Möglichkeit der An-
wendung in Single-Damascene als auch Dual-
Damascene-Architekturen. Dabei kann bei
beiden Technologien die Höhe der Airgaps
deutlich über das Niveau der Leitbahnenober-
flächen hinaus reichen (siehe Abbildung 2.14).
Dies führt zu einer weiteren Senkung von k
ef f
,
da die Streufelder außerhalb des Leitbahnni-
veaus (Via-Ebenen) vakuum- oder gasgefüll-
te Bereiche (k 1) durchsetzen. Die Effi-
zienz dieses Vorgehens nimmt dabei mit zu-
nehmendem Aspektverhältnis der Leitbahnen
ab. Der Verbleib von Schichten des festen Zwi-
schendielektrikums an den Seitenwänden der
Leitbahnen bietet weiterhin die Möglichkeit, ein generelles Integrationsproblem von Air-
gap-Strukturen und porösen Dielektrika zu mindern. Es handelt sich dabei um Defekte
infolge sogenannter unlanded Vias und ist bezeichnend für eine Fehljustage der Via-Ebene
(Durchkontaktierungen) zur Leitbahn-Ebene. In Abbildung 2.15 sind schematisch Archi-
tekturen nach Arnal et al. mit versetzungsfreiem (Abbildung 2.15 a)) und versetztem
Via-Kontakt (Abbildung 2.15 b)) gegenübergestellt. Bei hinreichender Bedeckung der
Leitbahnseitenwand durch dichtes Dielektrikum bewirkt ein moderater Versatz der Vias
keine Defekte. Die Kontinuität und Funktionalität der abgeschiedenen leitfähigen Barriere
ist gegeben, da kein Durchbruch zu den Kavitäten bei der Strukturierung des Vias ge-
schaffen wird. Dementsprechend kann kein leitfähiges Material (metallische Barriere oder
Kupfer) in den Airgaps selbst angelagert werden. Sind demgegenüber die Seitenwände
der Leitbahnen vollständig frei gelegt und kein festes Dielektrikum verbleibt (siehe Ab-
41
Tetra-Ethyl-Ortho-Silicate

34
2. Leitbahnsysteme der Mikroelektronik
a)
b)
Cu
Airgap
Hartmaske
SiO
2
Abbildung 2.15: Durch nicht-konforme
Abscheidung erzeugte Airgap-Strukturen
mit Resten von Siliziumdioxid an den Sei-
tenwänden der Leitbahnen: a) landed Via:
Durchkontaktierung trifft Leitbahn ohne
Versatz; b) unlanded Via: Durchkontak-
tierung trifft Leitbahn mit Versatz ohne
Durchbruch zu den Kavitäten
a)
b)
Abbildung 2.16: Durch nicht-konforme
Abscheidung erzeugte Airgap-Strukturen
ohne Reste von Siliziumdioxid an den Sei-
tenwänden der Leitbahnen: a) landed Via:
Durchkontaktierung trifft Leitbahn ohne
Versatz; b) unlanded Via: Durchkontak-
tierung trifft Leitbahn mit Versatz und
öffnet das Airgap, metallisches Material
wird in den Kavitäten während der Me-
tallabscheidung angelagert
bildung 2.16 a) und b)), so wird unweigerlich während der Strukturierung der Vias ein
Zugang zu den Airgaps erzeugt (Abbildung 2.16 b)). Infolgedessen dringt während des
Füllens der Vias metallisches Material in die Hohlräume. Erhöhte Feldstärken aufgrund
verringerter Elektrodenabstände mit dielektrischem Durchbruch, uneingeschränkte Kup-
ferdiffusion in dielektrische Bereiche oder Kurzschlüsse zwischen Leitbahnen sind mögliche
Ausfallmechanismen der betroffenen Bereiche. Die Anwendung einer zusätzlichen Hart-
maske für das Entfernen des Zwischendielektrikums vor der Airgap-Erzeugung bietet zwar
die Möglichkeit, festes Dielektrikum um die späteren Kontaktbereiche einer Leitbahn zu
Vias zu belassen, verursacht aber zusätzliche Kosten während der Fertigung. Ferner stößt
diese Technologie für dichtest gepackte Strukturen (Metal 1 -Ebene), die das lithogra-
fisch Machbare repräsentieren, an seine Grenzen. In diesem Fall werden sublithografische
Strukturbreiten notwendig, die nur durch erhöhten Präparationsaufwand (z.B. Spacer-
Technologie) realisierbar sind.
Die Gruppe um Schindler [112] entwickelte eine Airgap-Variante, bei der mithilfe selek-
tiver CVD-Abscheidung der Verschluss der Hohlräume weiter optimiert wurde. In Ab-
bildung 2.17 ist eine REM -Aufnahme so erzeugter Strukturen dargestellt. Die späteren
Airgaps werden unter Verwendung einer Maske plasmachemisch strukturiert. Anschlie-
ßend erfolgt die CVD-Abscheidung von SiO
2
auf der Basis einer O
3
/TEOS -Reaktion,
um die Hohlräume zu verschließen. Dieser Prozess weist eine ausgezeichnete Konformität
auf und wurde deshalb häufig zur Abscheidung des Zwischendielektrikums in subtrakti-
ven Leitbahnarchitekturen verwendet [113], [114], [115], [116]. Neben hoher Konformität
erzielen so erzeugte SiO
2
-Schichten in Abhängigkeit des gewählten Substrates eine hohe

2.3 Airgap-Strukturen
35
Cu
Si N
3
4
SiO
2 (TEOS)
SiO
2 (SiH )
(O /TEOS seed)
4
3
SiO
2 (O /TEOS)
3
Abbildung
2.17:
REM -Aufnahme
von
plasmachemisch
geätzten
und
anschließend durch selektive O
3
/TEOS -
Abscheidung
verkapselter
Airgap-
Strukturen [112]
Selektivität während der Abscheidung [117].
Dies wird von Schindler et al. genutzt. Ledig-
lich die auf Silan (SiH
4
) basierenden SiO
2
-
Schichten
42
oberhalb der Leitbahnen (sie-
he Abbildung 2.17) bieten eine Grundlage
zur SiO
2
-Abscheidung unter Verwendung von
O
3
/TEOS . Innerhalb der Strukturen wird da-
bei kein CVD-Material deponiert, wodurch
die Erzeugung der Airgaps sehr reproduzier-
bar wird. Hinsichtlich der elektrischen Eigen-
schaften wurden für 0,6 µm breite Strukturen
30 % höhere Leckströme gegenüber den SiO
2
-
gefüllten Referenzen bestimmt [118]. Als mög-
liche Ursache dafür wurde eine Schädigung
während der plasmachemischen Strukturie-
rung der Kavitäten in Betracht gezogen, die zu einer erhöhten elektrischen Leitfähigkeit
entlang der Oberflächen innerhalb dieser Strukturen führt. Hinsichtlich der Lebensdauer
(MTTF ) wurden für beide Systeme, Airgaps und SiO
2
-Referenzen, vergleichbare Werte
gemessen (Leitbahnabstand 0,45 µm und 0,50 µm).
Weiteres Potential vergleichbarer Technologien hinsichtlich Kapazitätsreduktion kann ge-
schöpft werden, indem SiO
2
als Intra-Level-Dielektrikum
43
sowie Inter-Level-Dielektrikum
44
durch ein Isolatormaterial verringerter Permittivität substituiert wird. Gosset et al. [119]
demonstrierte dies an Architekturen (200 nm Leitbahnbreite und -abstand) durch Einsatz
eines SiOC -Materials (k = 2,9). Besonders effektiv werden dabei Anteile zur Gesamtkapa-
zität der Architektur reduziert, die sich zwischen unterschiedlichen Leitbahnebenen aus-
bilden. Als eines der Hauptprobleme durch nicht-konforme Abscheidung erzeugter Airgaps
stellt Gosset die schlechte Reproduzierbarkeit der Schlusshöhen der erzeugten Hohlräume
dar. Als potentieller Lösungsansatz dieser Thematik wurde eine sequentielle Abscheidung
nicht-konformer und konformer CVD-Schichten untersucht (analog Ueda [107]).
Um erhöhten Fertigungskosten, verursacht durch zusätzliche Lithografieschritte, zu be-
gegnen, wurden von verschiedenen Gruppen Airgap-Ansätze untersucht, die diese nicht
benötigen [120], [121], [122], [123], [124]. Dabei wird das Zwischendielektrikum masken-
frei und vollständig vor der nicht-konformen CVD-Abscheidung zur Hohlraumerzeugung
42
als seed layer, Keimschicht bezeichnet
43
Dielektrikum der Leitbahnebenen
44
Dielektrikum der Via-Ebenen

36
2. Leitbahnsysteme der Mikroelektronik
isotrop rückgeätzt. Hohe Ätzselektivitäten zu Stopp-Schichten sind erforderlich, um ein
Unterätzen der Leitbahnen zu vermeiden. Weiterhin dürfen während dieses Prozesses frei
liegende Kupferoberflächen beziehungsweise die leitfähigen Diffusionsbarrieren keine si-
gnifikante Schädigung erfahren (Abtrag oder chemische Modifikation). Die Bedeckung
freier Kupferoberflächen durch selektiv erzeugte Barriereschichten
45
stellt eine Möglich-
keit dar, um einen Angriff des Kupfers durch die Ätzchemie zu vermeiden. Diese können
mithilfe von CVD-Abscheidung [125], stromloser Abscheidung
46
[126], [127] oder durch
Modifikation der Kupferoberflächen [128] (z.B. Silizierung) erzeugt werden.
Die Arbeitsgruppe um Noguchi [121] nutzte SiLK
T M
(Polymermaterial, siehe Tabelle 2.1)
als temporäres Zwischendielektrikum. Die anschließende Entfernung dieses Polymers zeigt
sich bei Verwendung reduzierender Medien (auf NH
3
oder N
2
/H
2
basierte Plasmen) zwar
als unproblematisch, jedoch ist die Fertigung der Ausgangsstrukturen technologisch an-
spruchsvoller als bei Verwendung von SiO
2
(siehe Abschnitt 2.2.4 zur Integrationsfähigkeit
von low-k Materialien). Der Verschluss der Airgaps erfolgte durch CVD-Abscheidung von
FSG (siehe Abschnitt 2.2.2.1).
2.3.1.2 Erzeugung durch Entfernen eines Opfermaterials
Die Entfernung des Opfermaterials in der Leitbahnebene erfolgt prinzipiell durch Ätzpro-
zesse oder thermisch initiierte Zersetzung. In Abbildung 2.18 a) bis e) und 2.19 a) bis e)
sind zwei Beispiele für die Variante des nasschemischen Angriffs schematisch gezeigt. Die
von Mussy et al. [129] vorgestellte Technologie (Abbildung 2.18) bedient sich einer chemi-
schen Modifikation (Oxidation) der SiC:H -Schichten. Diese tritt bei Anwesenheit sauer-
stoffhaltiger Medien während Strukturierungsprozessen und Behandlungen zur Lackent-
fernung tiefenbegrenzt auf. Dabei geht die ausgezeichnete Resistenz der SiC:H -Materialien
gegenüber auf Fluorwasserstoff (HF ) basierenden Nasschemikalien verloren. Im konkre-
ten Schichtaufbau tritt eine derartige Veränderung an allen in den Gräben frei liegen-
den SiC:H -Oberflächen auf (in Abbildung 2.18 b) gelb dargestellt). Die plasmachemische
Strukturierung der Gräben erfolgte unter Verwendung eines Gasgemisches, bestehend aus
Ar/N
2
/O
2
/CF
4
/CF
8
. Während der Lackentfernung kamen Wasserdampf H
2
O
(v)
und CF
4
zum Einsatz. Nach Abscheidung von metallischer Barriere (T a/T a(N
x
)) und Kupfer so-
wie anschließender CMP-Behandlung (Abbildung 2.18 c)) wird die vorliegende Struktur
Dampf 49 %iger Flusssäure und N
2
Trägergas bei 35
ausgesetzt. Dabei wird das oxi-
dierte SiC:H der Deckschicht an der Grenze zur leitfähigen Diffusionsbarriere geätzt und
45
engl.:
self-aligned barriers
46
engl.:
electroless deposition

2.3 Airgap-Strukturen
37
ein Zugang zum SiO
2
geschaffen (Abbildung 2.18 d)). Dieses wird ebenfalls angegriffen
und das Hauptreaktionsprodukt H
2
SiF
6
[130] durch das Trägergas abtransportiert. Da
auch die Stopp-Schicht (SiC:H ) eine partielle Oxidation erfahren hat (Sohle der Gräben),
ist sie ebenfalls in diesen Bereichen sensitiv gegenüber Fluorwasserstoff. Um einen daraus
Photolack
SiC
Diffusionsbarriere
Airgaps
oxidiertes SiC
SiO
2
SiO
2
Cu
a)
b)
c)
d)
e)
f)
Abbildung
2.18: Selbstausrichtende
partielle Airgap-Erzeugung durch nas-
schemische
Entfernung
eines
Opfer-
materials [129]: a) Strukturierung des
dielektrischen Schichtstapels der Metall-
ebene (SiC:H und SiO
2
), Stopp auf
SiC:H ;
b)
strukturierter
Schichtsta-
pel mit oxidierten Bereichen (gelb) der
SiC:H -Schichten; c) Leitbahnsystem nach
Metallisierung und CMP-Behandlung;
d) partielles nasschemisches Entfernen
oxidierter SiC:H -Bereiche sowie des Op-
fermaterials SiO
2
; e) Airgap-Verschluss
durch CVD-Abscheidung und Planari-
sierung durch CMP; f) REM -Aufnahme
realer Präparationen
Photolack SiC(N)
Airgaps
oxidiertes SiC
oxidiertes SiOC
SiOC
SiOC
SiOC
Cu
Cu
a)
b)
c)
e)
d)
f)
Abbildung
2.19: Selbstausrichtende
partielle Airgap-Erzeugung durch nas-
schemische Entfernung chemisch mo-
difizierter
Dielektrika-Bereiche
[131]:
a)
Strukturierung des dielektrischen
Schichtstapels der Metallebene (SiC:H
und SiOC ), Stopp auf SiC:H ; b) struk-
turierter Schichtstapel mit oxidierten
Bereichen (gelb) der SiC:H und SiOC -
Schichten;
c)
Leitbahnsystem
nach
Metallisierung und CMP-Behandlung;
d) partielles nasschemisches Entfernen
oxidierter SiC:H - und SiOC -Bereiche;
e)
Airgap-Verschluss
durch
CVD-
Abscheidung und Planarisierung durch
CMP; f) REM -Aufnahme realer Präpa-
rationen
resultierenden Unterschnitt der Leitbahnen während des Ätzvorganges zu vermeiden, aber
dennoch möglichst viel festes Material zwischen diesen zu entfernen, muss die Zeit des che-
mischen Angriffs zeitlich abgestimmt sein. Weiterhin ist es denkbar sequentiell verschiede-
ne Ätzmedien zu verwenden, um eine Oxidation lediglich in der oberen SiC:H -Schicht zu
gestatten und die Resistenz der SiC:H -Stopp-Schichten zu erhalten (zwei getrennte Ätz-
prozesse nacheinander). In den darauf folgenden Prozessschritten werden die Kavitäten

38
2. Leitbahnsysteme der Mikroelektronik
mittels CVD-Abscheidung (SiC:H oder SiO
2
) verschlossen und, wenn nötig, die entstan-
dene Oberflächentopologie durch CMP-Behandlung planarisiert (Abbildung 2.18 e)). Eine
REM -Aufnahme so präparierter Airgap-Strukturen ist in Abbildung 2.18 f) gegeben. Das
ermittelte k
ef f
beträgt 2,85. Eine Senkung dieses Wertes durch weiteres Entfernen von
SiO
2
erweist sich als schwierig. Längere Ätzzeiten führen unweigerlich zum Unterschnitt
der Leitbahnen, was sowohl in mechanischer als auch thermischer Hinsicht inakzeptabel
ist. Die gemessenen Leckströme dieser Strukturen liegen etwa eine Größenordnung über
typischen Werten von SiO
2
-Systemen, jedoch noch eine Größenordnung unter Werten von
Mussy et al. angegebener low-k Referenz (k
low-k
= 3,0). Die sich ergebende Größe der
Airgaps ist reproduzierbar. Negativ äußert sich jedoch, dass die Lage der freitragenden
SiC:H -Filme statisch nicht vollständig bestimmt ist (siehe Abbildung 2.18 d)), so dass
mechanische Spannungen zu starken Verwölbungen führen können. Diese verändern die
Geometrie der Spalte zu den Leitbahnen und erhöhen den Anteil redeponierten Materials
beim Verschluss der Airgaps sowie die dabei erzeugte Topologie.
Eine ähnliche Technologie wurde vom Arbeitskreis um Hoofman veröffentlicht [131] und
ist in Abbildung 2.19 a) bis e) in ihrer prinzipiellen Prozessfolge gezeigt. In der Metall-
ebene befindet sich SiOC (low-k Material) als Zwischendielektrikum und SiC(N) als
Stopp-Schicht (Abbildung 2.19 a)). Beide Materialien sind nach ihrer Abscheidung resis-
tent gegen auf HF basierende Medien. Während der Strukturierung sowie des Prozesses
zur Lackentfernung geht diese Eigenschaft (analog zu Mussy) tiefenabhängig und gebiets-
weise durch chemische Modifikation verloren [10], [132]. Dieser Vorgang ist abhängig von
den gewählten Prozessparametern (eingekoppelte Leistung sowie Anteil oxidierender Me-
dien) und liegt bei den vorgestellten Ergebnissen im Bereich von 20 nm. Die betreffenden
Bereiche sind für die vorliegende Architektur in Abbildung 2.19 b) gelb dargestellt. Nach
der Fertigstellung des Leitbahnsystems (Abbildung 2.19 c)) wird das modifizierte SiOC
durch Flusssäure (1%ig) entfernt (Abbildung 2.19 d)) und die entstandenen Hohlräume
durch CVD-Abscheidung einer dielektrischen Diffusionsbarriere verschlossen. Im Fort-
gang werden Dielektrika nachfolgender Ebenen abgeschieden und die Oberfläche bei Be-
darf durch CMP-Prozessierung geebnet (Abbildung 2.19 e)). Die Oxidation der SiC(N)-
Schicht ist unerwünscht und führt zum Unterschnitt der Leitbahnen bei entsprechen-
den Behandlungszeiten. Es wurde eine Kapazitätsreduktion von bis zu 20 % beobachtet
(50 nm Leitbahnabstand). Aufgrund der begrenzten Oxidationstiefe des SiOC nimmt
das Potential dieser Technologie hinsichtlich Kapazitätsreduktion mit kleiner werdenden
Leitbahnabständen zu. Ursache hierfür ist die Verringerung des Volumenverhältnisses von
verbleibendem zu geätztem Material zwischen den Leitbahnen. Demgegenüber zeigen sich
bei kleineren Leitbahnabständen (150 nm im Verhältnis zu 50 nm) drastisch verringerte

2.3 Airgap-Strukturen
39
Lebenserwartungen (TDDB) solcher Anordnungen, deren Ursache nicht weiter untersucht
wurde. Die Problematik der unlanded Vias wird als vergleichbar kritisch gegenüber Struk-
turen mit dichtem low-k Material beschrieben.
Die beiden Technologien nach Mussy [129] und Hoofman [131] arbeiten während der Pro-
zessierung mit frei stehenden Leitbahnen ohne seitlichen mechanischen Support (Abbil-
dungen 2.18 d) und 2.19 d)). Mechanische Spannungen innerhalb der Leitbahnen können
in diesem Fertigungszustand wirksam werden und die Grenzfläche zur darunter befindli-
chen Schicht unmittelbar beanspruchen. Hinreichende Haftung muss gewährleistet werden,
um die Zuverlässigkeit des Systems nicht zu gefährden. Als Folge solcher Defekte können
sich die Leitbahnabstände verändern und höhere elektrische Feldstärken mit dielektri-
schem Durchbruch auftreten, um nur ein Beispiel zu nennen.
Die Verwendung einer permanenten Deckschicht, die die Leitbahnen überspannt und
gleichzeitig fixiert (zulängliche Haftung vorausgesetzt), verbessert die mechanische Stabili-
tät in Leitbahnsystemen während der Airgap-Erzeugung. In Abbildung 2.20 ist eine mög-
liche Vorgehensweise zur Verwendung einer solchen Deckschicht im Prinzip dargestellt.
Unter dieser befindet sich zunächst das Opfermaterial (Abbildung 2.20 a)). Der Struktu-
rierungsprozess endet auf einer darunter befindlichen Stopp-Schicht (Abbildung 2.20 b)).
Nach Metallisierung und CMP-Behandlung (Abbildung 2.20 c)) wird eine weitere Lage des
verwendeten Deckschichtmaterials abgeschieden (Abbildung 2.20 d)). Für das anschlie-
ßende Entfernen der Opferschicht (Abbildung 2.20 e)) sind zwei Möglichkeiten aus der
Literatur bekannt. Beide bedienen sich einer porösen Deckschicht, um einen Stofftransport
durch diese zu ermöglichen. Der Arbeitskreis um Daamen [133] verwendet als Opferschicht
ein Polymer (XP0733, k 4), dessen thermische Stabilität lediglich bis 350
gegeben
ist. Durch eine Wärmebehandlung
47
der Architekturen bei etwa 425
wird dieses voll-
ständig zersetzt und die Reaktionsprodukte entweichen durch die offenporige (siehe auch
Abschnitt 2.2.2.2), MSQ-artige, Deckschicht (HM2800, k = 2.8). Abbildung 2.21 a) und b)
zeigen Ergebnisse dieser Präparationen, wobei in letztgenannter zusätzlich die Problema-
tik des großflächigen Entfernens des Zwischendielektrikums deutlich wird. Die Deckschicht
ist nur beschränkt in der Lage, Leitbahnzwischenräume zu überspannen. Als Folge kolla-
biert diese unumgänglich in Bereichen großer Metallabstände. Daamen stellt diesbezüglich
eine Lösung vor. Durch Abscheidung weiterer dielektrischer Schichten, Siliziumkarbid und
Black Diamond
T M
(siehe Tabelle 2.1) und anschließender Planarisierung wird die ent-
standene starke Topologie beseitigt (Abbildung 2.21 c)). Dieses Vorgehen muss dennoch
als kritisch angesehen werden, da das Kollabieren der Deckschicht nicht zu einem Verbund
mit der darunter befindlichen Schicht führt. Eine mechanisch oder thermomechanisch ein-
47
optional durch UV -Bestrahlung unterstützt

40
2. Leitbahnsysteme der Mikroelektronik
Photolack
poröse Deckschicht
selektive Barriere
Airgaps
SiC
Opferschicht
SiO
2
Cu
a)
b)
c)
d)
e)
Abbildung 2.20: Ganzflächige Airgap-
Erzeugung durch Entfernung des Zwi-
schendielektrikums mithilfe chemischen
Angriffs oder thermischer Zersetzung
durch poröse Deckschichten: a) Struktu-
rierung des dielektrischen Schichtstapels
der Metallebene (poröse Deckschicht und
Opferschicht); b) strukturierter Schicht-
stapel nach Lackentfernung; c) Leitbahn-
system nach Metallisierung und CMP-
Behandlung; d) Abscheidung selektiver
Barriere und permanenter poröser Deck-
schicht; e) Airgap-Strukturen nach dem
Entfernen der Opferschicht
poröse Deckschicht
Airgaps
Airgaps
Airgaps
Airgaps
Airgaps
Cu
Cu
Cu
Cu
Cu
a)
b)
d)
c)
e)
Abbildung 2.21: REM -Aufnahmen von
Airgap-Strukturen unter Verwendung ei-
ner porösen Deckschicht: a) thermisch in-
itiiert [134]; b) thermisch initiiert mit
Kollaps der permanenten Deckschicht in
Bereichen großer Leitbahnabstände [133];
c) Planarisierung intakter und kollabier-
ter Airgap-Strukturen aus Ansicht (b)
durch CVD-Abscheidung und CMP-
Prozessierung [133]; d) durch nassche-
mische Entfernung des Zwischendielektri-
kums [134]; e) durch nasschemische Ent-
fernung des Zwischendielektrikums [135]
gebrachte Beanspruchung dieser losen Anordnung ist dementsprechend in ihren Folgen
schwer abschätzbar. In defektfreien Bereichen wurde die Höhe der Airgaps mit etwa 75 %
der Leitbahnhöhe bestimmt. Simulationen ergaben, dass die vor der thermischen Zerset-
zung des Polymermaterials effektiv wirksame Permittivität von k
ef f (P olymer)
= 3,7 auf
k
ef f (Airgap)
= 1,45 gesenkt werden konnte. Bei Untersuchungen zum Leckstromverhalten
wurde demgegenüber eine Zunahme um etwa zwei Größenordnungen gemessen. Trotz die-
ser Degradation weisen Leckströme und Durchbruchfeldstärken der Airgap-Systeme keine
signifikanten Unterschiede zu auf Black Diamond
T M
(siehe Tabelle 2.1) basierenden Re-
ferenzen auf. Für die mittlere Lebensdauer (MTTF ) wurden 228 Jahre bestimmt, wobei
die Extrapolation auf Einsatzbedingungen (T = 105
, J = 1
M A
cm
2
) einen Ausfallanteil
von 0,01 % innerhalb 6,5 Jahren Betriebszeit lieferte.

2.3 Airgap-Strukturen
41
Neben thermischer Zersetzung ist die Entfernung der Opferschicht durch poröse Deck-
schichten mithilfe geeigneter Nasschemie bekannt. Die Gruppe um Gosset [136] verwendete
dabei verdünnte Flusssäure, um SiO
2
durch poröses SiLK (siehe Tabelle 2.1) herauszuät-
zen (siehe Abbildung 2.21 d) und e)). An das poröse Material grenzende Kupferober-
flächen wurden dabei, um einer Schädigung dieser durch die Säure vorzubeugen, durch
selektiv abgeschiedene Barrieren (z.B. CoWP) bedeckt (schematisch dargestellt in Ab-
bildung 2.20 d)). Während sämtliche bisher vorgestellte Airgap-Technologien lediglich für
Single-Damascene oder Dual-Damascene-Präparationen anwendbar sind, ist es für die von
Gosset gezeigte Variante denkbar, ein vollständiges Interconnect-System von mehreren
Leitbahnebenen zu fertigen und erst hierauf den Nassätzprozess folgen zu lassen. Durch
zusätzliche nicht poröse Maskierschichten innerhalb einer jeden Metallisierungsebene lässt
sich der Ätzangriff lokal ausrichten. Verbleibendes dichtes Dielektrikum in so ausgespar-
ten Bereichen verbessert die mechanische Stabilitäten. Dies erfolgt vorzugsweise dort, wo
in elektrischer Hinsicht aufgrund geringer Packungsdichte keine Airgap-Strukturen erfor-
derlich sind.
Die vorgestellten Prinzipien zur Erzeugung von Airgap-Strukturen müssen als potentielle
Alternative zur low-k Integration angesehen werden. Beide, Airgap und low-k Integration,
erfordern erhöhten technologischen Aufwand gegenüber konventioneller Prozessierung des
Cu/SiO
2
- Systems. Eine Vergleichbarkeit zu Cu/SiO
2
- Systemen ist jedoch dann nicht
mehr gegeben, wenn der Mehraufwand durch Leistungsgewinn entschuldbar wird. Dieser
Leistungsgewinn nimmt für Airgaps mit fortschreitender Technologiegeneration zu und
ist in erster Linie getrieben von den zunehmenden Aspektverhältnissen der Leitbahnen
(siehe Abschnitt 2.1).
Hier nicht betrachtete Einflüsse auf das thermische Verhalten des Leitbahnsystems durch
Verwendung von Airgaps werden in Abschnitt 6.3.1.1 diskutiert.
Ende der Leseprobe aus 283 Seiten

Details

Titel
Beiträge zur Technologieentwicklung für die Erzeugung von Airgap-Strukturen in Metallisierungssystemen in integrierten Schaltkreisen
Hochschule
Technische Universität Chemnitz
Note
2
Autor
Jahr
2008
Seiten
283
Katalognummer
V123920
ISBN (eBook)
9783640294381
ISBN (Buch)
9783640294527
Dateigröße
24660 KB
Sprache
Deutsch
Schlagworte
Beiträge, Technologieentwicklung, Erzeugung, Airgap-Strukturen, Metallisierungssystemen, Schaltkreisen
Arbeit zitieren
Dr.-Ing. Knut Schulze (Autor), 2008, Beiträge zur Technologieentwicklung für die Erzeugung von Airgap-Strukturen in Metallisierungssystemen in integrierten Schaltkreisen, München, GRIN Verlag, https://www.grin.com/document/123920

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