II

Inhaltsverzeichnis

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Bilderverzeichnis.   V

Tabellenverzeichnis VII   

Verzeichnis  verwendeter Abkürzungen.  VIII

Verzeichnis  der Begriffe und Definitionen  XI

1  Einleitung  14

1.1  Motivation  14

1.2  Ziel  14

1.3  Generelle Herangehensweise.  15

1.4  Abgrenzung  15

2  Ethernet  16

2.1  Überblick über IEEE 802.3 und OSI-Modell.  17

2.1.1  Das OSI Referenz Modell  17

2.1.2  Logical Link Control  18

2.1.3  Medium Access Control  18

2.1.4  Physical Layer.  19

2.2  Die IEEE 802 Standards und ihre Beziehung zu OSI  20

2.2.1  IEEE 802.3 Carrier Sense Multiple Access/ Collision Detection  20

2.2.2  IEEE 802.3x Full Duplex/ Flow Control  22

2.3  Die Schnittstellen in IEEE 802.3  23

2.3.1  Das Medium Independent Interface  23

2.3.2  Das Gigabit Medium Independent Interface.  23

2.4  Auswahlkriterien für den Übertragungsstandard  24

2.4.1  Lösungsansätze.  24

2.4.2  Berechnung der Übertragungsbandbreite  25

III

2.5  System on Chip (So)C  26

2.5.1  Intelectual Property (IP)  26

2.5.2  On-Chip-Bussysteme.  26

3  Auswahl des Standards und der Hardware  27

3.1  Überblick über mögliche Standards und Hardware.  27

3.2  Entscheidung für eine Realisierungsvariante.  28

3.3  Umsetzung in die Hardware.  29

4  Methodische Vorgehensweise.  30

4.1  Struktureller Entwurf mit Komponenten  30

4.2  Entwurfsablauf  31

4.2.1  Bedarfsanalyse  32

4.2.2  Bedarfsspezifikation.  32

4.2.3  Designplanung  32

4.2.4  Designeingabe  33

4.2.5  RTL Simulation  33

4.2.6  Synthese.  34

4.2.7  Platzieren und Routen  35

4.2.8  Timing Analyse  35

4.2.9  Gate Level Simulation.  35

4.2.10  Validierung  35

5  Implementierung  36

5.1  Designplanung  36

5.1.1  Modul U01 Syscon.  38

5.1.2  Modul U02 Ethernet Master  38

5.1.3  Modul U03 Ethernet IP Core.  45

5.1.4  Modul U04 Memory.  46

5.2  Designeingabe  47

5.3  RTL Simulation  48

5.3.1  Top-Level-Testbench  49

IV

5.3.2  PHY-Chip-Modell  49

5.3.3  Modem-Modell  50

5.3.4  LVDS-Testbench.  50

5.3.5  Simulation der Teststrecke  50

5.4  Synthese.  51

5.4.1  Bausteinwahl  51

5.4.2  Optimierungskriterien.  51

5.5  Platzieren und Routen  52

5.6  Statische Timing Analyse.  52

5.7  Validierung  52

6  Ergebnisse  53

6.1  Simulationsergebnisse.  53

6.1.1  Simulation verschiedener Modi  53

6.1.2  Senden und Empfangen von Paketen verschiedener Größe.  54

6.2  Synthesereport.  55

6.3  Place Route-Report  56

6.4  Timing Ergebnisse nach dem Platzieren und Routen  56

6.5  Validierungsergebnisse.  57

7  Schlussbetrachtung  59

7.1  Zusammenfassung  59

7.2  Ausblick  60

Quellenverzeichnis.   LXI

Anhang   LXIII

A.1  Schaltungsdesign Ethernetschnittstelle  LXIV

A  2 Stückliste  LXV

V

Bilderverzeichnis   

Bild  Bildunterschrift Seite  

Abbildung  1: Einsatzumgebung FPGA Prototyping-Board  

Abbildung  2: Ethernet-Skizze  

Abbildung  3: OSI-Schichtenmodell  

Abbildung  4: Aufgaben der MAC-Schicht  

Abbildung  5: Normfamilie 802  

Abbildung  6: LAN Standard in Beziehung zum OSI Modell  

Abbildung  7: Realisierung über separate Aufsteckplatine  

Abbildung  8: Umsetzungsvariante mit IP Core und PHY Chip  

Abbildung  9: MII - Interface  

Abbildung  10: Beschaltung PHY Chip  

Abbildung  11: Entwurfsablauf mit VHDL  

Abbildung  12: Testumgebung  

Abbildung  13: Blockschaltbild Modul-Interconnection  

Abbildung  14: Sendeprozess  

Abbildung  15: Empfangsprozess  

Abbildung  16: Zustandsautomat  

Abbildung  17: Substate  

Abbildung  19: Sendezustände  

Abbildung  20: Empfangszustandsfolge  

Abbildung  21: Interruptzustandsfolge  

Abbildung  22: Architecture Überblick Ethernet IP Core  

Abbildung  24: Testbench Ethernet  

Abbildung  25: Testumgebung mit LVDS-Schnittstelle  

Abbildung  26: Teststrecke  

Abbildung  27: Test Halbduplexbetrieb  

Abbildung  28: Test Vollduplexbetrieb  

VI

Abbildung  29: Pakete minimaler Länge  

Abbildung  30: Pakete maximaler Länge  

Abbildung  31: Bausteinausnutzung nach Place Route  

Abbildung  32: Timingreport  

Abbildung  33: Ethereal Capture  

Abbildung  34: Bildschirmausgabe Ping über Prototypingboards  

Abbildung  35: Ping Statistik bei direkter Verbindung  

VII

Tabellenverzeichnis

Tabelle Tabellenüberschrift Seite

Tabelle 1: IEEE 802.3 Spezifikationen 20

Tabelle 2: 100 Mbit/s Teilbereich 802.3u 21

Tabelle 3: 1000 Mbit/s Teilbereich 802.3z 22 Tabelle 4: OFDMA Parameter 25

Tabelle 5: Übersicht Realisierungsmöglichkeiten nach 802.3 27

Tabelle 6: Relative Kosten bei der Fehlerfindung 32

Tabelle 7: funktionale und nichtfunktionale Eigenschaften von FPGAs 34 Tabelle 8: Hardwaresprachen 47

Tabelle 9: Features Virtex2Pro 51

Tabelle 10: Bausteinausnutzung nach Synthese 55

Tabelle 11: Zusammenfassung Timing nach Synthese 55

VIII

Verzeichnis verwendeter Abkürzungen

Address Resolution Protocol ARP

Application Specific Integrated Circuit ASIC Attachment Unit Interface AUI Binary Digit Bit Bayonet Nut Connectory BNC Byte acht Bit, Oktett Cyclic Redundancy Check CRC Common Switch Interface CSIX

Carrier Sense Multiple Access/ Collision Detection CSMA/CD Direct Memory Access DMA Frame Checksum FCS First In First Out FIFO Field Programmable Gate Array FPGA Finite State Machine FSM File Transfer Protocol FTP Giga-Bit Gbit

Gigabit Medium Independent Interface GMII Hardware Description Language HDL

Institut für angewandte Funksystemtechnik IAF

Internet Control Message Protocol ICMP

International Electronical Commission IEC

Institute of Electrical and Electronic Engineers IEEE Intelectual Property IP

Integrated Software Environment ISE

International Standard Organisation ISO Kilo-Byte kB

IX

Local Area Network LAN Logical Link Control LLC

Low Voltage Differential Signal LVDS

Low Voltage Transistor Transistor Logic LVTTL Media Access Control MAC Metropolitan Area Network MAN Mega-Byte MB

MegaBaud, entspricht MByte/s MBaud Mega-Bit Mbit

Multimode Faser, Monomode Faser MMF Medium Dependent Interface MDI Medium Independent Interface MII On-Chip-Bussystem OCB

Orthogonal Frequency Division Multiplex OFDM

Orthogonal Frequency Division Multiple Access OFDMA

Open Systems Interconnection Reference Model OSI RM

Organizationally Unique Identifier OUI Personal Computer PC

Peripheral Component Interconnect PCI

Peripheral Component Interconnect Extended PCIX Physical Coding Sublayer PCS Physical Layer Signalling PLS Physical Medium Attachment PMA Physical Medium Dependent PMD Physical Layer PHY Random Access Memory RAM

Reduced Instruction Set Controller RISC Reconciliation Sublayer RS Register Transfer Level RTL

X

Start Frame Delimiter SFD System on Chip SOC Serial Peripheral Interface SPI Shielded Twisted Pair STP

Transmission Control Protocol/ Internet Protocol TCP/IP Twisted Pair TP User Datagram Protocol UDP Universal Serial Bus USB Unshielded Twisted Pair UTP

VHSIC Hardware Description Language VHDL

Very High Speed Integrated Circuit VHSIC Wide Area Network WAN

XI

Verzeichnis der Begriffe und Definitionen

Bitrate Stellt die Menge an Daten dar, die pro Sekunde übertragen werden können CSMA/CD Ethernetübertragung nach IEEE 802.3 Standard

Equalization Frequenzkurven-Entzerrung Ethernetstack Bezeichnet die Verbindung der Netzwerkprotokolle, die wie bei einem Stapel nacheinander abgearbeitet werden müssen Fast Ethernet Bezeichnung für das 100 MBit/s Ethernet FPGA Das Field Programmable Gate Array ist ein […] Baustein, der

FSM Ein endlicher Zustandsautomat (Finite State Machine) ist eine

Gigabit Ethernet Bezeichnung für das 1000 MBit/s Ethernet halbduplex Bezeichnet die Übertragungsvariante, bei der jeweils nur ein Teilnehmer Daten senden bzw. empfangen kann, vgl. vollduplex Interface Ein Interface ist eine Schnittstelle für Objekte, die keine Verbin- dung zueinander haben.

XII

IP Core Intellectual Property heisst soviel wie „geistiges Eigentum“ und stellt eine vorgefertigte, mehrfach nutzbare Funktionseinheit dar. LAN Lokales Netzwerk, das mehrere Peripheriegeräte über Kupfer-oder Glasfaserkabel miteinander verbindet. MAC-Layer Der Medium Access Control Layer ist eine Unterschicht des

MAN Netzwerk für die Datenkommunikation, das mehrere LAN mit-einander verbindet.

Netzwerkcontroller Ein Netzwerkcontroller ist ein Controller, der mindestens den

Netzwerkprozessor Prozessor, der in seiner Architektur auf Netzwerkanwendungen

OFDM Orthogonal Frequency Division Multiplex ist ein Mehrträgerver-

OFDMA Orthogonal Frequency Division Multiple Access kombiniert

Open Source Eine Software (d.h. der Programmcode) wird als Open Source Code bezeichnet, wenn sie in einer für den Menschen lesbaren und

PHY Chip Netzwerkchip, der Funktionen der Bitübertragungsschicht be-

XIII

RTL Die mittels Hochsprache (VHDL, Verilog) synthetisierte Schal-

Scrambling Verfahren, mit dem das Abstrahlungsproblem von elektrischen

Testbench Stellt eine Simulationsumgebung für Schaltungen auf der RTL-

TP, STP, UTP Verdrillte Zweidrahtleitung in geschirmter (shielded) oder unge-

Transceiver Kunstwort aus Transmitter und Receiver. Bezeichnet einen Baustein, der in der Lage ist, Daten zu senden und zu empfangen. Trellis-Kodierung Folgt einem festgelegten Diagramm, das einem Codebaum mit

VHDL, Verilog Hardwarebeschreibungssprachen sind Stand der Technik und

vollduplex Übertragungsvariante, bei der zwei Stationen gleichzeitig Daten senden und empfangen können. Vgl. halbduplex Wishbone Bus System-on-Chip-Bus zur Verbindung von VHDL Modulen