Gegenstand dieser Arbeit ist es den Prozess der Einbettung von aktiven Halbleiterbauteilen in FR-4-Leiterplatten zu untersuchen.
Um zu zeigen, dass deutlich höhere Integrationsdichten mit diesem Verfahren möglich und praktikabel sind, wird ein Vergleich mit anderen üblichen Techniken der Leiterplattenbestückung gemacht. Des weiteren werden Randbedingungen, wie etwa die Bestückungsgenauigkeit oder die Chipdicken, erfasst und gegebenenfalls nach Problemanalysen an eingebetteten Chips optimiert.
Die Erstellung eines einfachen mathematischen Modells zur Berechnung des Anteils akzeptabler Durchkontaktierungen, zwischen der Leiterplatte und dem eingebetteten Chip, ermöglicht Voraussagen über Designregeln für Chip- und Leiterplattenhersteller.
Abstract
Subject of this thesis is to examine the embedding process of active semiconductor components into FR-4 multi layer printed circuit boards.
In order to show that far higher integration densities are possible and practical with this procedure, an arrangement with other usual techniques of the loading a printed circuit board is done. Furthermore limiting conditions, for example the positioning accuracy or the thickness of the chips, are registered and optimised after analyses at embedded chips.
The preparation of a simple mathematical model, in order to calculate the part of acceptable vias of the printed circuit board, allows predictions about design rules for the manufacturers of chips and printed circuit boards.
Inhaltsverzeichnis
1 Einleitung
2 Was ist ein eingebetteter Die
3 Embedded-Die im Vergleich zu anderen üblichen Techniken
3.1 Methoden zur Erreichung höherer Integrationsdichten
3.2 Der technische Anspruch der Einbettung
4 Möglichkeiten der PCB-Hersteller
5 Ermittlung von Randbedingungen
5.1 Positionierungsgenauigkeit der eingebetteten Chips
5.2 Einfluss der Klebertrocknung auf die Chipposition
5.3 Positionsänderung der Justagekreuze durch das Ausheizen des Klebers
5.4 Messungen zur Verwölbung des Substrates
5.5 Kontrolle der Chipdicke
6 Problemerfassung an eingebetteten Die
6.1 Auswertung der Röntgenaufnahmen
6.1.1 Überprüfung der Vias und der Die-Position
6.1.2 Überprüfung der Homogenität des Kleberbettes:
6.2 Fehlersuche anhand von Schliffen an eingebetteten Die
6.2.1 Gebrochener Die
6.2.2 Inhomogenes Kleberbett
6.2.3 Via durchdringt das Chippad
6.2.4 Delamination zweier Schichten
6.2.5 Schlechte Planarisierung des Redistributionlayers
7 Statistische Abschätzung der zu erwartenden Ausbeute
7.1 Grundgedanke
7.2 Die relevanten Prozessschritte
7.3 Ausarbeitung
7.4 Positionsmessungen der Vias
7.5 Sigma Performance
8 Diskussion
9 Zusammenfassung
Zielsetzung & Themen
Die Arbeit untersucht den Prozess der Einbettung aktiver Halbleiterbauteile in FR-4-Leiterplatten als Verfahren zur Steigerung der Integrationsdichte und evaluiert dessen technische Machbarkeit, Fehleranfälligkeit sowie statistische Erfolgsaussichten.
- Vergleich der Einbettungstechnologie mit konventionellen Bestückungsverfahren
- Analyse prozessbedingter Randbedingungen wie Positionierungsgenauigkeit und Chipdicke
- Identifikation und Fehleranalyse bei eingebetteten Die mittels Röntgen- und Schliffbildanalyse
- Entwicklung eines mathematischen Modells zur statistischen Ausbeuteberechnung
Auszug aus dem Buch
3 Embedded-Die im Vergleich zu anderen üblichen Techniken
Ziel ist es herauszufinden in wie weit dieses Verfahren der Einbettung von Die (ein sogenanntes Chips-First-Verfahren) Vorteile gegenüber anderen üblichen Techniken (Chips-Last-Techniken), bei denen der gehäuste Chip erst nach dem Fertigen der Leiterplatte aufgebracht wird, hat.
Dazu werden die für die Zukunft erwarteten Chipparameter analysiert. Hauptquelle für diese Voraussagen ist die International Technology Roadmap for Semiconductors (ITRS) Edition 2003[2]. Eine kurze Beschreibung der ITRS befindet sich unter ’Anhang A: ITRS’.
3.1 Methoden zur Erreichung höherer Integrationsdichten
Das Vereinigen mehrerer Die in einem Gehäuse, sogenannte Systems in a Package (SiP), ermöglicht eine höhere Integrationsdichte auf Leiterplatten als bei einzeln gehäusten Chips (Single Chip Packages). Die in einem Gehäuse untergebrachten Systeme (z.B. Prozessor und Speicher) können im Package untereinander verdrahtet werden. Dadurch verringert sich die Anzahl der Anschlüsse nach außen und somit die dafür benötigte Fläche.
Somit verfolgt man mit der Herstellung von Systems in a Package (SiP) im Prinzip das gleiche Ziel wie dieses Projekt mit der Einbettung von Die in die Leiterplatte, eine höhere Funktionsdichte auf der Leiterplatte.
Zusammenfassung der Kapitel
1 Einleitung: Beschreibt den Trend zu höheren Integrationsdichten und definiert das Ziel, die Einbettung von Halbleitern als neues Verfahren zu evaluieren.
2 Was ist ein eingebetteter Die: Erläutert die Grundlagen und die prinzipiellen Schritte der Einbettung von Chips in den Kern von FR-4-Leiterplatten.
3 Embedded-Die im Vergleich zu anderen üblichen Techniken: Analysiert technologische Anforderungen und vergleicht das Einbettungsverfahren mit Multi-Chip-Package-Methoden.
4 Möglichkeiten der PCB-Hersteller: Bewertet die technischen Fähigkeiten verschiedener Leiterplattenhersteller bezüglich ihrer Eignung für das Einbettungsverfahren.
5 Ermittlung von Randbedingungen: Untersucht prozessrelevante Parameter wie Positionierungsgenauigkeit und den Einfluss der Klebertrocknung.
6 Problemerfassung an eingebetteten Die: Dokumentiert Fehlerquellen durch Röntgenanalysen und Schliffe, wie Kurzschlüsse oder Delaminationen.
7 Statistische Abschätzung der zu erwartenden Ausbeute: Entwickelt ein mathematisches Modell zur Vorhersage der Ausbeute funktionsfähiger Vias basierend auf Gauß-Normalverteilungen.
8 Diskussion: Zusammenfassende Bewertung der Ergebnisse und Ausblick auf Prozessoptimierungen zur Erreichung einer höheren Sigma Performance.
9 Zusammenfassung: Fasst die Erkenntnisse über die Machbarkeit und die notwendigen Prozessverbesserungen zusammen.
Schlüsselwörter
Einbettung, FR-4-Leiterplatte, Embedded-Die, Integrationsdichte, Chip-First, Halbleiter, Durchkontaktierungen, Vias, Röntgenanalyse, Ausbeute, Sigma Performance, ITRS, Kleberbett, Positionierungsgenauigkeit.
Häufig gestellte Fragen
Worum geht es in dieser Arbeit grundsätzlich?
Die Diplomarbeit untersucht die Einbettung von ungehäusten aktiven Halbleiterbauteilen (Die) direkt in den Kern von FR-4-Multilayer-Leiterplatten als Alternative zu herkömmlichen Bestückungsverfahren.
Was sind die zentralen Themenfelder?
Im Fokus stehen die technologische Vergleichbarkeit mit Standardverfahren, die Analyse von Fertigungsprozessen (z.B. Laminierung, Klebertrocknung), die Fehlerdiagnose mittels bildgebender Verfahren und die statistische Prozessmodellierung.
Was ist das primäre Ziel der Arbeit?
Das Ziel ist es, das Verfahren der Einbettung zu validieren, aufkommende Probleme wie Delamination oder Via-Fehler zu identifizieren und ein mathematisches Modell zur Berechnung der Ausbeute an funktionsfähigen Verbindungen zu erstellen.
Welche wissenschaftliche Methode wird verwendet?
Es werden empirische Analysen (Röntgenaufnahmen, Schliffe), geometrische Berechnungen zur Verdrahtungsdichte sowie statistische Methoden zur Bestimmung der Prozesssicherheit (Sigma Performance) angewandt.
Was wird im Hauptteil behandelt?
Der Hauptteil befasst sich mit der detaillierten Untersuchung von Fertigungsrandbedingungen, der Dokumentation von Defekten und der statistischen Abschätzung der Ausbeute basierend auf Prozesserfahrungen.
Welche Schlüsselwörter charakterisieren die Arbeit?
Embedded-Die, FR-4-Leiterplatte, Integrationsdichte, Vias, Sigma Performance, Prozessoptimierung.
Warum ist das Kleberbett für den Einbettungsprozess so entscheidend?
Ein homogenes Kleberbett ist essenziell, um Chipbrüche während des Laminierens zu verhindern und Kurzschlüsse durch aufsteigenden Kleber am Chiprand zu vermeiden.
Wie lässt sich die Ausbeute bei der Einbettung steigern?
Die Ausbeute kann durch größere Chippads, kleinere Via-Abmessungen oder eine Prozessoptimierung (z.B. präziserer Bestückungsautomat, genaueres Bohren der Referenzlöcher) zur Reduzierung der Standardabweichung erhöht werden.
- Quote paper
- Andreas Franz (Author), 2004, Eingebettete gedünnte Silizium-Halbleiter in FR-4 Multilayer-Leiterplatten , Munich, GRIN Verlag, https://www.grin.com/document/112362
