Eingebettete gedünnte Silizium-Halbleiter in FR-4 Multilayer-Leiterplatten


Diplomarbeit, 2004

93 Seiten, Note: 1,2


Leseprobe

Inhaltsverzeichnis

Kurzfassung

Abstract

1 Einleitung

2 Was ist ein eingebetteter Die

3 Embedded-Die im Vergleich zu anderen üblichen Techniken
3.1 Methoden zur Erreichung höherer Integrationsdichten
3.2 Der technische Anspruch der Einbettung

4 Möglichkeiten der PCB-Hersteller

5 Ermittlung von Randbedingungen
5.1 Positionierungsgenauigkeit der eingebetteten Chips
5.2 Einfluss der Klebertrocknung auf die Chipposition
5.3 Positionsänderung der Justagekreuze durch das Ausheizen des Klebers
5.4 Messungen zur Verwölbung des Substrates
5.5 Kontrolle der Chipdicke

6 Problemerfassung an eingebetteten Die
6.1 Auswertung der Röntgenaufnahmen
6.1.1 Überprüfung der Vias und der Die-Position
6.1.2 Überprüfung der Homogenität des Kleberbettes:
6.2 Fehlersuche anhand von Schliffen an eingebetteten Die
6.2.1 Gebrochener Die
6.2.2 Inhomogenes Kleberbett
6.2.3 Via durchdringt das Chippad
6.2.4 Delamination zweier Schichten
6.2.5 Schlechte Planarisierung des Redistributionlayers

7 Statistische Abschätzung der zu erwartenden Ausbeute
7.1 Grundgedanke
7.2 Die relevanten Prozessschritte
7.3 Ausarbeitung
7.4 Positionsmessungen der Vias
7.5 Sigma Performance

8 Diskussion

9 Zusammenfassung

Anhang A: ITRS

Anhang B: Bestimmung der maximal verdrahtbaren Anschlüsse

Anhang C: Herleitung der Berechnungsformeln für die Verdrehung und den Versatz

Anhang D: Chipversatz bezüglich des Schwerpunktes und der Ecken

Anhang E: Überprüfung von Datenreihen auf Gaußsche Normalverteilung

Anhang F: Ungenauigkeit der Bilderkennung

Glossar

Literaturverzeichnis

Bilderquellen

Kurzfassung

Gegenstand dieser Arbeit ist es den Prozess der Einbettung von aktiven Halbleiterbauteilen in FR-4-Leiterplatten zu untersuchen.

Um zu zeigen, dass deutlich höhere Integrationsdichten mit diesem Verfahren möglich und praktikabel sind, wird ein Vergleich mit anderen üblichen Techniken der Leiterplattenbestückung gemacht. Des weiteren werden Randbedingungen, wie etwa die Bestückung sgenauigkeit oder die Chipdicken, erfasst und gegebenenfalls nach Problemanalysen an eingebetteten Chips optimiert.

Die Erstellung eines einfachen mathematischen Modells zur Berechnung des Anteils akzeptabler Durchkontaktierungen, zwischen der Leiterplatte und dem eingebetteten Chip, ermöglicht Voraussagen über Designregeln für Chipund Leiterplattenhersteller.

Abstract

Subject of this thesis is to examine the embedding process of active semiconductor components into FR-4 multi layer printed circuit boards.

In order to show that far higher integration densities are possible and practical with this procedure, an arrangement with other usual techniques of the loading a printed circuit board is done. Furthermore limiting conditions, for example the positioning accuracy or the thickness of the chips, are registered and optimised after analyses at embedded chips.

The preparation of a simple mathematical model, in order to calculate the part of acceptable vias of the printed circuit board, allows predictions about design rules for the manufacturers of chips and printed circuit boards.

1 Einleitung

Der Trend zu immer kleineren und leistungsfähigeren elektronischen Geräten, wie zum Beispiel bei Handys, Notepads oder Laptops, führt schon seit Jahren zu einer steigenden Integrationsdichte auf Leiterplatten. Eine Abhilfe dies zu erreichen war in der Vergangenheit unter anderem die Reduktion der Abstände zwischen den Anschlusskontakten (Pins) der elektronischen Bauteile. Gleichzeitig stieg aber die Funktionalität der ICs (Integrated Circuit) stark an, so dass auch mehr Pins pro IC nötig waren. Aus diesem Grund wurde auch die Anordnung der Pins verändert, um eine höhere Anschlussdichte zu erreichen.

So entwickelte sich der traditionelle "Chip-Käfer", das Dual Inline Package (DIP) mit Pins an zwei Seiten, über das Quad Flat Pack (QFP) mit Pins an allen vier Rändern, bis zum Ball Grid Array (BGA) mit flächiger Pinanordnung.

Parallel dazu ging man von einseitig bestückten Leiterplatten über zu doppelseitigen. Auch die passiven Bauteile wurden immer kleiner und entwickelten sich bis zu den heute üblichen Surface-Mount-Device-Bauteilen (SMD) mit Abmessungen im Millimeterbereich und darunter.

Nun, da man nahe an die Grenze der maximalen Bestückungsdichte einer Leiterplatte gestoßen ist, ist es notwendig neue Verfahren zur Integration von elektrischen Elementen egal ob für ein Computer, einen Rasierapparat oder ein Hörgerät, zu erarbeiten.

Passive Bauteile können bereits mittels Dünnschichttechnik in die Leiterplatte integriert werden, und zur Einbettung von ungehäusten aktiven Halbleiter Bauteilen (sogenannte Die) gibt es bereits Anstrengungen verschiedener Firmen und Institutionen. Ein Beispiel für ein solches Verfahren ist die Integrated Module Board (IMB) Technologie der Technischen Universität von Helsinki[1]. Dort werden Chips in das Kernsubstrat von Leiterplatten eingeklebt.

Im Rahmen eines Gemeinschaftsprojektes eines Halbleiterherstellers und einem Leiterplattenhersteller, soll nun ein ähnliches Verfahren zur Integration von ICs in Leiterplatten, sogenannten Printed Circuit Boards (PCB) erprobt werden. Hierbei sind ungehäuste Chips auf den Kern einer Leiterplatte zu kleben und erst danach die Leiterbahnschichten aufzubringen. Die Kontaktierung des Die erfolgt, genau wie auch die einzelnen Schichten einer Multi-Layer- Leiterplatte miteinander verbunden werden, durch senkrechte Kontaktlöcher, sogenannte Vias.

Ziel dieser Diplomarbeit ist es, diese Technik mit anderen Standardtechniken in Bezug auf die erzielbare Anschlussdichte zu vergleichen und die besonderen Ansprüche dieses neuen Verfahrens aufzuzeigen. Neben dem Erfassen von Randbedingungen müssen auch die auftretenden Probleme dargestellt, und gegebenenfalls Abhilfen dafür gefunden werden.

Zuletzt soll ein mathematisches Modell erstellt werden, welches die Berechnung der Ausbeute an funktionsfähigen eingebetteten Die, abhängig von verschiedenen Randbedingungen erlaubt.

2 Was ist ein eingebetteter Die

Ein eingebettetes Halbleiter-Bauteil (engl.: embedded die) ist ein ungehäuster Chip der in die Leiterplatte integriert wurde. Es gibt die unterschiedlichsten Möglichkeiten dies zu realisieren. Zum Beispiel kann der Die in den Kern einer Leiterplatte gesetzt werden (siehe Abbildung 2-1) oder auf den Kern einer Leiterplatte geklebt, wie es Abbildung 2-2 zeigt.

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 2-1 (In den Kern einer Leiterplatte integrierter Chip.)(1)

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 2-2 (Auf den Kern einer Leiterplatte geklebter Die.)(2)

In diesem Projekt wird die zweite Art der Einbettung verfolgt und deshalb im Folgenden auch nur darauf eingegangen. Die prinzipiellen Schritte dieser Methode sind in Abbildung 2-3 dargestellt.

Der Die wird auf den Kern einer FR4 Leiterplatte geklebt und danach mit RCC-Folie (Resin Coated Copper Foil), bei etwa 220°C, verpresst. (In nebenstehender Abbildung sind bereits Leiterbahnen, links und rechts vom Die, auf dem Kern vorhanden, dies ist möglich, muss aber nicht sein)

Danach werden mittels Laser die Löcher für die Durchkontaktierungen (Vias) gebohrt.

Um einen elektrischen Kontakt herzustellen, wird in den Bohrungen Kupfer abgeschieden.

Die darauf folgenden Prozessschritte entsprechen dann der üblichen Leiterbahnherstellung (Leite rbahnen ätzen; gegebenenfalls nächste RCC-Folie laminieren usw.).

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 2-3 (Ablauf der Einbettung)(2)

Abbildung 2-4 zeigt ein Schliffbild eines eingebetteten Chip. Die Herstellungsschritte entsprechen den oben beschriebenen.

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 2-4 (Schliffbild: Embedded-Die in einer FR-4 Leiterplatte. Über dem Silizium sind die Kupferund Aluminiumstrukturen des Chips zu sehen.)

3 Embedded-Die im Vergleich zu anderen üblichen Techniken

Ziel ist es herauszufinden in wie weit dieses Verfahren der Einbettung von Die (ein sogenanntes Chips-First-Verfahren) Vorteile gegenüber anderen üblichen Techniken (Chips-Last- Techniken), bei denen der gehäuste Chip erst nach dem Fertigen der Leiterplatte aufgebracht wird, hat.

Dazu werden die für die Zukunft erwarteten Chipparameter analysiert. Hauptquelle für diese Voraussagen ist die International Technology Roadmap for Semiconductors (ITRS) Edition 2003[2]. Eine kurze Beschreibung der ITRS befindet sich unter ’Anhang A: ITRS’.

3.1 Methoden zur Erreichung höherer Integrationsdichten

Das Vereinigen mehrerer Die in einem Gehäuse, sogenannte Systems in a Package (SiP), ermöglicht eine höhere Integrationsdichte auf Leiterplatten als bei einzeln gehäusten Chips (Single Chip Packages). Die in einem Gehäuse untergebrachten Systeme (z.B. Prozessor und Speicher) können im Package untereinander verdrahtet werden. Dadurch verringert sich die Anzahl der Anschlüsse nach außen und somit die dafür benötigte Fläche.

Somit verfo lgt man mit der Herstellung von Systems in a Package (SiP) im Prinzip das gleiche Ziel wie dieses Projekt mit der Einbettung von Die in die Leiterplatte, eine höhere Funktionsdichte auf der Leiterplatte.

Beispiele für ein Single-Chip-Package und ein SiP zeigen Abbildung 3-1 und Abbildung 3-2. Das gezeigte SiP enthält eine aufgelötete Komponente (links) und drei Die welche mittels Drahtbonden, sowohl untereinander als auch zum Substrat, verbunden sind. Die rechten beiden Die sind gestapelt, (engl.: stacked die) dabei wird ein üblicherweise kleinerer Die auf einen Anderen geklebt.

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 3-1 (Beispiel eines Single-Chip-Packages, ein gehäuster Flip-Chip.)(3)

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 3-2 (System In a Package)(1)

In der ITRS[2] werden Prognosen für die zu erwartende Anzahl der Anschlüsse (kurz: # I/O) gemacht und sowohl die Anzahl der Die pro Package als auch die Chipund Package- Größen genannt. Die Chip-Größe beträgt über die Jahre hinweg konstant 140 mm2, die Multi- Chip-Package-Größe liegt bei etwa 2700 mm2. Die hier verwendeten Angaben[3] gelten für Chips der Kategorie „cost/performance Main-Processor-Unit (MPU)“, was einem leistungsfähigen Chip, welcher in hohen Stückzahlen produziert wird, entspricht.

Die grafische Auswertung der ITRS Vorhersagen zeigt Abbildung 3-4, in der die zu erwarte nden Kontaktmittenabstände (engl.: Pitches) und die zu erwartende Anzahl der Gesamt I/O pro mm2 Fläche für den Zeitraum von 2003 bis 2018 dargestellt wird.

Für die Berechnungen der Pad-/Pin-Dichte und der Pitches wurde angenommen, dass alle Anschlüsse flächig auf den gesamten Chip (bzw. Package) verteilt sind, wie es Abbildung 3-3 zeigt.

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 3-3 (BGA)(4)

Die Berechnung der maximalen internen Pins pro Package erfolgt aus dem Produkt der maximalen Anzahl von Die pro Package und der maximalen Anzahl von Pins pro Die. Teilt man dies durch die Fläche des Packages erhält man einen Wert für die Anzahl der internen I/O pro mm2.

Die Verwendung der internen I/O -Anzahl und einer theoretischen I/O-Dichte ist für die hier gemachten Betrachtungen besser geeignet, da sich alle Aussagen nur auf vorhandene Anschlüsse beziehen und damit keine Einschränkungen, in Bezug auf Funktion und somit auch in Bezug auf die Verdrahtung der Chips, gemacht werden.

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 3-4 (Pad-Dichte und Pitch prognostiziert für MPUs der Kategorie cost/performance laut ITRS 2003. Die Graphen mit den ausgefüllten Symbolen beziehen sich auf die linke Ordinate, die nicht gefüllten Symbole auf die Rechte.)

Die Trendlinien werden durch folgende Gleichungen beschrieben:

Bei MPUs der Kategorie cost/performance in einem Single-Chip-Package gilt für Entwicklung des Pitch (P):

Abbildung in dieser Leseprobe nicht enthalten

Dies zeigt, dass der I/O-Pitch bei Multi-Chip-Packages jedes Jahr um etwa 35 mm kleiner wird, bei Single-Chip-Packages hingegen nur um etwa 3 mm. Grund für diesen großen Unte rschied ist, dass sich auch die zur Zeit verwendeten Pitches sehr stark unterscheiden. Bei Multi-Chip-Packages liegt er bei ca. 1250 mm und bei Single-Chip-Packages um die 200 mm.

Die schwache Reduktion des Pitches bei Single-Chip-Packages zeigt auch, dass man bereits nahe an der Grenze des technisch kostengünstig machbaren arbeitet. Eine, wie hier verwendete, lineare Näherung der Entwicklung berücksichtigt natürlich nicht, dass irgendwann keine Verkleinerung mehr möglich sein wird.

Die Grafik verdeutlich auch, dass die I/O Dichte eines Multi-Chip-Packages (grüne Dreiecke) immer wesentlich geringer sein wird als die eines Single-Chip-Packages (grüne Kreise). Die Ursache dafür ist die in der ITRS angegebene zu erwartende SiP-Fläche von 2700 mm2 welche um den Faktor 20 größer ist als die Fläche eines Die. Auch die Änderung der I/O-Dichte liegt, mit einer jährlichen Steigerung von nur +0,3 I/O pro 1 mm2 Chipfläche, deutlich unter der eines Single-Chip-Packages (+0,85 I/O je mm2 pro Jahr).

Folgerungen für den Embedded-Die

Betrachtet man den Aufbau der Single-Chip-Packages so zeigt sich, dass diese durchaus mit einem einzubettenden Die vergleichbar sind und da sich alle verwendeten Ang aben aus der ITRS 2003 nur auf die I/O-Anzahl und Fläche beziehen, lässt sich die Prognose für Single- Chip-Packages direkt auf Embedded-Die übertragen. Für beide gilt die Annahme eines flä- chigen Arrays. Die Übereinstimmungen werden in der bereits zuvor gezeigten Abbildung 3-1 deutlich. Zu sehen ist ein Die der mittels Flip Chip Technik (C4 Technik) auf ein Substrat aufgebracht wurde. Sowohl das Substrat als auch der Die haben beide Lotkugeln als Schnittste lle nach außen, lediglich mit anderen Dimensionen.

Ein Unterschied zwischen einem Die zur Flip Chip Montage und einem Die zur Einbettung in eine Leiterplatte zeigt sich in der Höhe der Kontaktanschlüsse. Ein Die zur Einbettung benö- tigt nur Pads, welche eine Höhe von einigen Mirkometer haben. Solche Pads werden unter anderem auch beim Drahtbonden ve rwendet. Ein solches Pad ist in Abbildung 3-5 zu sehen. Hingegen sind an einem Die zur Flip Chip Montage Lotkugeln oder Bumps angebracht (siehe Abbildung 3-6 und Abbildung 3-7).

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 3-5 (Kontakt-Pad eines Chip)(5)

Wie zuvor schon erläutert, kann durch die Verwendung von SiP die Integrationsdichte gesteigert werden und zwar ohne, dass die Leiterplattentechnik besonders stark gefordert wird.

Aufgrund des höheren Platzbedarfes eines SiP ist die I/O-Dichte aber immer wesentlich geringer als bei einem Embedded-Die. Dies zeigt einen grundlegenden Vorteil der Verwendung eines Embedded-Die im Vergleich zum SiP. Allerdings wird dafür bei der Einbettung ein besonders hoher Anspruch an die Leiterplatte (engl.: Printed Circuit Board, PCB) gesetzt, wie später noch dargelegt wird.

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 3-6 (Chippad und Lotkugel) Abbildung 3-7 (Bumps an einem Die)(1)

3.2 Der technische Anspruch der Einbettung

Ein Vergleich der Chips, an denen die Technik der Einbettung erprobt wird, mit der Entwicklung der MPUs der Kategorie cost/performance soll eine Beurteilung des technischen Anspruchs ermöglichen. Dazu wurde in Abbildung 3-8 die zu erwartende I/O-Anzahl (minimal und maximal) pro Chip und die zu erwartende I/O Dichte aufgetragen. Die Werte sind erneut der ITRS 2003[2] entnommen und beziehen sich auf MPUs der Kategorie cost/performance. Die Chipgröße beträgt, über die Jahre hinweg unverändert, 140 mm2.

Die I/O-Dichte ist aus den Angaben der zu erwartenden I/O-Anzahl und der gegebenen Chipgröße berechnet. Dabei wurde wie zuvor von einer 100 %ig flächigen Verteilung der Anschlüsse ausgegangen. Die einzubettenden Chips (HF, Chiptyp B, Chiptyp A), deren relevanten Daten in Tabelle 3-1 zusammengestellt sind, wurden in Abbildung 3-8 mit eingezeichnet.

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 3-8 (Entwicklung der Anschlussanzahl und –dichte bis zum Jahr 2018 laut ITRS für MPU der Kategorie cost/performance mit einer Chipfläche von 140mm2 im Vergleich zu den verwendeten Chips)

Vergleicht man die Chips, in Bezug auf ihre I/O-Anzahl, mit den Voraussagen für eine MPU so scheinen diese keine besonders hohen Anforderungen an die Technik zu stellen.

Macht man jedoch einen Vergleich bezüglich der I/O-Dichte, so zeigt sich ein anderes Bild. Der HF-Chip lag mit seinen „nur“ 56 Anschlüssen bereits an der unteren Grenze der vorhergesagten theoretischen I/O-Dichte. Der Typ B Chip mit 200 I/O befindet sich noch im Korridor, der Chiptyp A hingegen liegt deutlich darüber.

Der Grund für diese unterschiedlichen Platzierungen im weltweiten Vergleich liegt in den geringen Abmessungen der Chips. Während in der ITRS 2003 von einer Chipfläche von 140 mm2 ausgegangen wird, haben die Die nur Größen im Bereich von ca. 13 mm2 bis 36 mm2.

Fazit dieses Vergleichs

Somit zeichnet sich die hohe I/O-Dichte als ein wichtiges Kriterium bei der Einbettung von Die in Leiterplatten ab. Ein weiterer entscheidender Punkt ist, dass in Zukunft der Leiterplat- tenhersteller mit ungehäusten Chips umgehen muss, und es als eine Herausforderung zu sehen ist in den eher „groben“ Prozess der Leiterplattenherstellung den Die als sensibles (unter anderem in Bezug auf elektrostatische Aufladungen; engl.: electrostatic sensitive device; ESD) Bauteil zu integrieren. Dies erfordert eine enge Zusammenarbeit zwischen dem Bestücker des Leiterplattenkernes und dem Leiterplattenhersteller, welcher danach die eigentliche Einbettung durch die Laminierung mit RCC-Folie durchführt. Auch müssen auftretende Probleme genauestens analysiert und Abhilfen dafür gefunden werden. Eine Gegen- überstellung der betrachteten Verfahren zeigt Tabelle 3-2.

Abbildung in dieser Leseprobe nicht enthalten

Tabelle 3-2 (Gegenüberstellung der Verfahren bei der Einbettung von Die und bei der üblichen Leiterplattenbestückung (on Board))

4 Möglichkeiten der PCB-Hersteller

Da die Leiterplattenhersteller einen wichtigen Teil der Prozessschritte zu Einbettung übernehmen müssen, ist es notwendig deren Fähigkeiten, heute und in Zukunft, zu betrachten und in Bezug auf ihre Einsatzfähigkeit für die Einbettung von Die zu bewerten

Um einen Überblick über die Möglichkeiten der Leiterplattenhersteller zu bekommen, sind in Tabelle 4-1 die technischen Fähigkeiten dreier Firmen dargestellt. Der Leiterplattenhersteller 1 steht hier als Vertreter der high-end Technik während die beiden Anderen die zur Zeit üblichen Standardproze sse anbieten.

Abbildung in dieser Leseprobe nicht enthalten

Tabelle 4-1 (Gegenüberstellung von Design-Rules verschiedener Leiterplattenhersteller.)

Die Angaben der Leiterplattenhersteller zu deren Designregeln sind den Webseiten dieser Firmen entnommen. Es handelt sich um aktuelle Angaben, bei Hersteller 1 auch um eine Prognose für das Jahr 2005.

Für den Viapad-Pitch wurde bei Leiterplattenhersteller 1 360 mm im Jahr 2004 bzw. 180 mm im Jahr 2005 gewählt. Dieser erlaubt es drei Leiterbahnen zwischen zwei Kontaktpads zu führen. Der Viapad-Pitch bei Herstelle C ist aus dem doppelten Durchmesser des Viapad berechnet, da von dieser Firma kein Wert angegeben wurde. Bei der Firma B wurde ein Via Pad Pitch von 500 mm gewählt, da er damit über dem minimalen Wert von 350 mm liegt und genau eine Leiterbahn zwischen zwei Viapads erlaubt.

Die Wiring Capacity, ein übliches Maß um die Verdrahtungskapazität beschreiben und ve rgleichen zu können, ist für einen hier beliebig gewählten Viapad-Pitch von 700 mm berechnet worden. Die Wiring Capacity ist der Quotient aus der Anzahl der Leiterbahnen die zwischen zwei Kontaktpads geführt werden können und dem Kontaktmittenabstand.

Berechnung der Anzahl verdrahtbarer I/O

Ausgehend von einem quadratischen Die, der mit Kontaktpads äquidistant bestückt sei, soll die maximale I/O -Anzahl ermittelt werden, die über die Leiterplatte verdrahtet werden kö nnen.

Diese Anzahl verdrahtbarer I/O ist abhängig von:

- dem Viapad-Pitch
- dem Viapad-Durchmesser
- der Leiterbahnbreite
- dem Mindestabstand zwischen den Leiterbahnen bzw. zwischen Pads und Leiterbahnen

Grundsätzlich ist es nur möglich einen Die in eine Leiterplatte einzubetten, wenn gilt:

Gleichung 4-1:

Mit: NI/O (PCB) = Anzahl der verdrahtbaren I/O

NI/O (Die) = Anzahl der am Die vorhandenen I/O

Die Berechnungsgrundlage für diese beiden I/O-Anzahlen wird in ‚Anhang B: Bestimmung der maximal verdrahtbaren Anschlüsse ’ beschrieben. Gleichung 4-2 zeigt das Ergebnis dieser Betrachtung.

Abbildung in dieser Leseprobe nicht enthalten

Die linke Seite von Gleichung 4-2 entspricht der Anzahl an verdrahtbaren I/O und die Rechte der Gesamtanzahl von Anschlüssen bei einem 100% besetzten, flächigen Array. Der Faktor b zeigt, wie viele der vorhandenen I/O mit dem ersten Layer verdrahtet werden sollen.

Somit kann mit den Angaben der verschienenen Hersteller berechnet werden wie viele I/O auf einem Layer verdrahtet werden können. Unabhängige Variable ist in dieser Betrachtung die Chipgröße. Abbildung 4-1 zeigt die grafische Auswertung in die auch die Chips eingezeichnet sind.

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 4-1 (Anzahl der von den Herstellern verdrahtbaren Anschlüsse bei unterschiedlicher Die-Größe.)

Die in Abbildung 4-1 dargestellte maximale Anzahl verdrahtbarer Anschlüsse bezieht sich nur auf den ersten Layer der Leiterplatte (b = 1). Teilt man die zu verdrahtenden Anschlüsse auf zwei Layer auf, so verdoppelt sich die insgesamt verdrahtbare I/O-Anzahl. Analog dazu ergibt sich die dreifache I/O-Anzahl, wenn drei Layer jeweils 33% der Anschlüsse eines Chips verdrahten.

Die Kurvenverläufe werden durch folgende Gleichungen beschrieben:

Abbildung in dieser Leseprobe nicht enthalten

Diese Gleichungen lassen einen direkten Vergleich der Fähigkeiten der einzelnen Hersteller zu. Aus den Vorfaktoren kann man unter anderem berechnen, dass Hersteller 1 immer 8,1-mal (87,629 / 10,791 ˜ 8,1) mehr Anschlüsse kontaktieren kann als He rsteller 4.

In Abbildung 4-1 wird auch erneut die hohe I/O Dichte der einzubettenden Chips verdeutlicht. Auch Hersteller 1 braucht mindestens zwei Leiterbahnebenen um den Chiptyp A nächstes Jahr verdrahten zu können.

Die Kurvenform zeigt eine starke Steigung im Bereich kleiner Die-Abmessungen und eine Abnahme der Steigung bei wachsender Die-Fläche. Dies zeigt, dass eine leichte Vergrößerung eines kleinen Chip die Anzahl verdrahtbarer Anschlüsse merklich erhöhen kann.

Nähert man den Graphen im Bereich von 25 bis 50 mm2 durch eine Gerade, so ergibt sich folgende Gleichung für die Änderung der Anschlussanzahl (? I/O):

Abbildung in dieser Leseprobe nicht enthalten

Das bedeutet, wird die Chipfläche um nur 1 mm2 vergrößert so können bereits acht weitere I/Os verdrahtet werden.

Um das Potential der einzelnen Hersteller zu verdeutlichen, sind in Abbildung 4-2 die maximale Anzahl von platzierbaren Anschlusspads, bei verschiedenen Chipgrößen und den der Herstellerangaben entsprechenden Pitches, als gestrichelte Linien miteingezeichnet. Die Berechnung erfolgte wie in Gleichung 4-2 gezeigt.

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 4-2 (Zu den Graphen der Anzahl, der von den Herstellern verdrahtbaren An- schlüsse bei unterschiedlicher Die-Größe, sind zusätzlich die maximalen Anzahlen der platzierbaren Anschlüsse bei den angegebenen Pitches als Geraden eingezeichnet.)

Die Schnittpunkte der Geraden mit den Kurven der maximal verdrahtb aren I/O-Anzahl zeigen die Flächen, bei denen alle maximal platzierbaren Kontakte auf dem Die mit einem Layer verdrahtet werden können. Die Kehrwerte der Steigungen der Linien entsprechen dem minimal möglichen Kontaktmittenabstand für den entsprechenden Hersteller. Aus Gleichung 4-3 ergeben sich die Werte, wie in Tabelle 3-1 aufgeführt, für Hersteller 1 von 180 mm und für Hersteller 2 von 360 mm.

Gleichung 4-3:

Abbildung in dieser Leseprobe nicht enthalten

Da der Chiptyp A über der gepunkteten Linie liegt, welche die maximal platzierbaren Anschlüsse von Hersteller 2 repräsentiert, kann er von Hersteller 2 nicht verdrahtet werden. Grund dafür ist, dass die Pitches des Chips und der Leiterplatte selbstverständlich identisch sein müssen.

Somit ist die Einbettung, der in diesem Projekt dafür vorgesehenen, Chips von Seiten des Leiterplattenherstellers als machbar anzusehen. Allerdings müssen dafür High-End- Techniken, wie sie zum Beispiel Leiterplattenhersteller 1 anbietet, herangezogen werden auch wenn man dafür mit höheren Preisen rechnen muss.

5 Ermittlung von Randbedingungen

5.1 Positionierungsgenauigkeit der eingebetteten Chips

Der erste Schritt der Einbettung von Chips in FR4-Leiterplatten ist es den Die auf den Kern einer Leiterplatte zu kleben. Die bei diesem Projekt verwendeten Nutzen für Penphones sind 455 mm lang und 305 mm breit und in vier Panels aufgeteilt, die wiederum je zwei Mobiltelefonleiterplatten enthalten. Pro Leiterplatte befindet sich ein Nutzchip (HF-Chip) und weitere Testchips die nicht zur Funktion des Mobiltelefons dienen, sondern nur einfachen Testmessungen. Abbildung 5-1 zeigt ein Panel und die Lagen der einzelnen Chips. Die Positionierung der Die erfolgt mit einem Bestückungsautomaten im Reinraum.

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 5-1 (Das Bild zeigt eines der vier Panel pro Nutzen. Zu sehen sind die Positionen der auf den Leiterplattenkern aufgeklebten Nutzund Testchips.)

Die Chips sind mittels isotrop elektrisch leitendem Kleber (engl.: isotropic conductive adhesive , kurz: ICA) auf dem Substrat fixiert. Die Aushärtung des Klebers erfolgt 30 Minuten lang bei 150°C. Die HF -Chips wurden danach bezüglich ihrer Sollposition auf dem Nutzen vermessen.

Für diese Positionsbestimmung wurde eine Formel verwendet, welche einen Versatz des Chipmittelpunktes relativ zu einem, um den Ursprung des Soll-Koordinatensystems, gedrehten Koordinatensystem liefert. Damit ist die Positionsbestimmung mit nur zwei Koordinaten (?x und ?y) möglich. Dies entspricht dem Verfahren eines Bestückungsautomaten der, mittels Bilderkennung an Justagemarken, ein rechnerinternes Koordinatensystem bestimmt, um die Bauteile exakt zu platzieren.

Da für unsere späteren Betrachtungen die Positionen der Pads auf der Chipoberfläche relativ zu ihrer Sollposition interessant sind, und deren Abweichungen an den Chipecken erwartungsgemäß am größten sein wird, ist in ,Anhang D: Chipversatz bezüglich des Schwerpunktes und der Ecken’ ein Vergleich dieser beiden Berechnungsmöglichkeiten dargestellt. Es zeigt sich, dass die verwendeten Formeln nahezu identische Ergebnisse liefen, weshalb ohne Bedenken die zuvor beschriebene Methode zur Bestimmung der Chippositionen ve rwendet werden kann.

Jeder einzelne Die hat auf dem Substrat eigene Justagekreuze an allen vier Ecken (lokale Justagekreuze). Bezugspunkt für alle Messungen ist die Pfeilkennzeichnung auf dem Nutzen, in dieser Ecke wird der Ursprung des Koordinatensystems gesetzt (siehe Abbildung 5-2). Die Vektoren (a, b, c, d und e) wurden nach dem Ausheizen des Klebers bei 200-facher Vergrößerung mit einem Lichtmikroskop, welches einen luftgelagerten XY-Probentisch mit der Möglichkeit der Streckenmessung bei einer Auflösung von 0,5 mm besitzt, bestimmt.

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 5-2 (Skizze zur Positionsbestimmung der aufgeklebten Die.)

Mithilfe von Gleichung 5-1 kann die Verdrehung des Die berechnet werden, und aus Gleichung 5-2 ergibt sich dann die Verschiebung des Die in X bzw. Y-Richtung relativ zu einem um den Winkel ? gedrehten Koordinatensystem. Die Herleitung dieser Formeln findet sich unter ‚Anhang C: Herleitung der Berechnungsformeln für die Verdrehung und den Ve rsatz’.

Gleichung 5-1:

Abbildung in dieser Leseprobe nicht enthalten

Gleichung 5-2:

Abbildung in dieser Leseprobe nicht enthalten

Da der Probentisch des Mikroskops nicht groß genug ist um die Positionsmessung an einem Nutzen immer in der gleichen Orientierung durch zu führen, mussten diese, je nach dem welcher Chip vermessen wurde, auf dem Probentisch gedreht werden. Die Messwerte des XY-Tisches sind nachträglich vorzeichenberichtigt. Bei der, wie in Abbildung 5-2 skizzierten, Wahl des Koordinatensystems und der verwendeten Berechnungsformeln, bedeutet eine positive Zahl für ?x oder ?y eine Verschiebung zum Ursprung hin, also in Richtung der Pfeilmarkierung auf dem Nutzen. In Abbildung 5-3 sind die Daten der insgesamt 24 vermessenen Die (je zwölf HF-Chips und Daisy-Chain-Chips) dargestellt.

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 5-3 (Messergebnisse zur Ungenauigkeit der Positionierung bei je vier HF- Chips und je vier Daisy-Chain-Chips auf drei Nutzen der ersten Charge des Penphones.)

Die Auswertung der Messwerte zeigte, dass die Chips im Mittel um 36,8 mm in X-Richtung und 28,6 mm in Y-Richtung verschoben sind.

Eine Aussage über die Streuung der Messwerte ermöglicht die Bestimmung der Standardabweichung Sigma (s). Es ergaben sich folgende Werte: [Abbildung in dieser Leseprobe nicht enthalten]

Ein möglicher Grund für den unerwartet hohen Versatz und die starke Streuung der Abweichung der Chips von der Sollposition, ist vermutlich ein Softwarefehler. Dadurch war es nicht möglich die lokalen Justagekreuze (siehe Abbildung 5-5) zur Positionierung zu verwenden. Stattdessen wurden drei globale Justagemarken (siehe Abbildung 5-4), welche die Fläche eines halben Nutzen umspannen und die dem hierbei verwendeten “Multi-Up“ entspricht, zur Ausrichtung des rechnerinternen Koordinatensystems verwendet.

Abbildung in dieser Leseprobe nicht enthalten

Abbildung 5-4 (Übersicht über den Nutzen der Penphones und Lage der globalen Justagemarken.)

Naheliegend war deshalb ein Zusammenhang zwischen dem Versatz des Chips und dem Abstand der Chipposition zum globalen Alignment. In Abbildung 5-6 sind die Messwerte der Chips sortiert nach Abstand zum globalen Alignment dargestellt. Leider lässt sich kein Zusammenhang erkennen. Eine graphische Auswertung der Messwerte in Bezug auf den Typ des Chips (HF-Chip oder Daisy Chain) brachte auch keine weiteren Erkenntnisse.

[...]

Ende der Leseprobe aus 93 Seiten

Details

Titel
Eingebettete gedünnte Silizium-Halbleiter in FR-4 Multilayer-Leiterplatten
Hochschule
Hochschule München  (Physikalische Technik - Mikrosystemtechnik)
Note
1,2
Autor
Jahr
2004
Seiten
93
Katalognummer
V112362
ISBN (eBook)
9783640120932
Dateigröße
9267 KB
Sprache
Deutsch
Schlagworte
Eingebettete, Silizium-Halbleiter, FR-4, Multilayer-Leiterplatten, embedding, bare die, leiterplatte, halbleiter, redistribution, ITRS, integration, chip first, chip
Arbeit zitieren
Andreas Franz (Autor), 2004, Eingebettete gedünnte Silizium-Halbleiter in FR-4 Multilayer-Leiterplatten , München, GRIN Verlag, https://www.grin.com/document/112362

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