In dieser Arbeit wird mit dem High-Level-Tool, DSP-Builder von Altera, der Entwurf auf Systemebene untersucht. Als Einstiegspunkt dient dabei Matlab/Simulink. Ausgehend von der Spezifikation der Systemeigenschaften in Simulink, wird danach ein automatisierter Design-Flow bis auf die RTL-Ebene gestartet. Mit dem Front-End-Tool QuartusII kann danach die physikalische Synthese vorgenommen werden.
Als Ergebnis kann festgestellt werden, dass heutige High-Level-Synthese-Tools das Systemdesign produktiver und schneller gestalten. Der Entwurf mit Hilfe solcher Tools erscheint angenehmer und intuitiver, jedoch sollten die erzeugten Daten nochmals untersucht werden. Von blindem Vertrauen auf das Ergebnis ist abzuraten. Da vorliegend nur einfache Grundschaltungen getestet werden, kann eine Aussage wie sich diese Tools bei größeren Schaltungen verhalten nicht getroffen werden.
Abschließend ist Festzustellen, dass Grafische Lösungsansätze keine wirklichen Lösungen
darstellen. Größere Bedeutung wird in Zukunft wohl den Systembeschreibungssprachen zukommen.
Inhaltsverzeichnis
- Einleitung / Überblick
- Hintergrund der Hardwarebeschreibungssprachen
- Motivation: IC-Entwurfsverfahren
- Bestehende Probleme des heutigen Systementwurfs
- Entwurfssichten
- Entwurfsebenen
- Systemebene
- Algorithmische Ebene
- Register-Transfer-Ebene
- Logikebene
- Schaltkreisebene
- Hardware und Software Lösungen
- Bedeutung der HW/SW-Architektur auf den einzelnen Abstraktionsebenen
- Abstraktion
- Beschreibungssprachen / Werkzeuge
- Standardtechnologie ASIC
- Besondere Bedeutung/Stellenwert des FPGA
- Herstellungsprozess von digitalen integrierten Schaltkreisen
- Probleme der Entwurfskomplexität hoch integrierter Systeme
- Folgerungen zur marktgerechten Verkürzung der Entwurfsdauer
- Effizienzsteigerung im Entwurf mittels grafischer HDL – Programmierung
- Moderner Design Flow mittels grafischer HDL
- HDL – Design - Sprachen
- VHDL
- Aufbau
- Anwendung der VHDL
- Verilog
- Unterschiede von VHDL und Verilog
- Sonstige HDL-Sprachen
- VHDL
- Systembeschreibungssprachen (System-Level-Entwurf
- SystemC
- SystemC im Überblick
- Vergleich VHDL und SystemC
- SpecC
- Superlog
- Handel-C
- PSL - Property Specification Language
- SystemVerilog
- VHDL-200x
- Verilog-AMS
- VHDL-AMS
- Matlab/Simulink
- SystemC
- High-Level-Synthese-Tools
- Speedchart
- Visual HDL von Summit
- Visual Elite / FastC von Summit
- Statemate von I-Logix
- HDL Designer Series von Mentor Graphics
- DSP-Builder von Altera
- DK Design Suite von Celoxica
- System Generator for DSP von Xilinx
- AccelChip DSP Synthesis von AccelChip
- Synplify DSP von Synplicity
- Discovery Verification Platform von Synopsys
- Catapult C Synthesis von Mentor Graphics
- Agility Compiler von Celoxica
- CoDeveloper von Impulse Accelerated Technologies
- Filter Design HDL Coder 1.2
- Simulations-Programme
- Design-Entry-Tools
- Weiterführende EDA-Organisationen und LINKs
- EDA-Organisationen
- Konferenzen
- Online-Elektronik-Magazine
- Automatische Synthese von VHDL mit dem DSP-Builder
- DSP-Builder
- System Voraussetzungen
- Installationsprozess unter Windows
- Arbeiten mit dem DSP-Builder
- Einführendes Beispiel
- Quartus II
- Verifikation des DSP-Builder mit händischem VHDL- Codes
- Beispiel 1: Addier- und Multiplizier-Werk
- Beispiel 2: Zähler
- Beispiel 3: 8 Point Radix 8 DIT FFT
- Ergebnis der High-Level Synthese
- DSP-Builder
- Zusammenfassung
- Abbildungsverzeichnis
- Tabellenverzeichnis
- Stichwortverzeichnis
- Quellenverzeichnis
- Quote paper
- Dipl.-Ing. (FH) Siegfried Puga-Reichle (Author), 2005, Ansätze einer High-Level-Synthese in der Electronic Design Automation, Munich, GRIN Verlag, https://www.grin.com/document/186086
