Diese Arbeit baut auf einem Programm auf, das einen analogen Schaltkreis in das entsprechende VHDL-Modell zur späteren formalen Verifikation überführt. Das Programm wurde an der Technischen Universität in Darmstadt im Fachbereich Rechnersysteme entwickelt und ist durch die Erfolge dieser Arbeit letztendlich einsatzbereit.
Inhaltsverzeichnis
- Abbildungsverzeichnis
- 1 Einleitung
- 1.1 Formale Verifikation analoger Schaltungen
- 1.2 Das bestehende Programm
- 2 Ziele dieser Diplomarbeit
- 2.1 Vergleichbarkeit mit den Ergebnissen anderer Arbeiten
- 2.2 Ausnutzung des Zustandsraums
- 2.3 Maximale Anzahl an Zuständen
- 2.4 Rechenzeit
- 3 Vergleichbarkeit zu anderen Arbeiten herstellen
- 3.1 Mehrere Startpunkte
- 3.2 Neue Methode zur Berechnung der Nachfolger
- 3.3 Wiederverwendung der Ergebnisse.
- 4 Bessere Verwendung der verfügbaren Zustandsanzahl
- 4.1 Adaptive Anpassung des Zustandsraums
- 4.2 Eingrenzung des Zustandsraums
- 5 Optimierung der Speicherorganisation
- 5.1 Einführung in die Speicherverwaltung von C++
- 5.1.1 Structs.
- 5.1.2 Stack und Heap
- 5.1.3 Vektoren, Listen und die STL
- 5.2 Die Speicherorganisation vor Beginn der Arbeit
- 5.3 Umstrukturierung der Felder .
- 5.4 Einführung einer dynamischen Speicherverwaltung.
- 5.5 Auslagerung der Übergänge in eine Datei.
- 5.6 Die neue Speicherorganisation
- 5.1 Einführung in die Speicherverwaltung von C++
- 6 Optimierung der Rechenzeit
- 6.1 Frühe Anpassung des Zeitfaktors
- 6.2 Optimierungen der Nachbarschaftsprüfung
- 6.2.1 Optimierung der Schleifen
- 6.2.2 Optimierungen bei der Berechnung der Nachbarschaft
- 6.3 Speicherung der Endergebnisse in einer Datei.
- 7 Fazit
- Literaturverzeichnis
- Anhang
- A Die Beispiel-Dateien
Zielsetzung und Themenschwerpunkte
Die Diplomarbeit befasst sich mit der Optimierung und Performancesteigerung eines Programms zur Generierung von VHDL-Modellen analoger Schaltungen. Das Ziel ist es, die Effizienz des Programms zu verbessern, indem die Vergleichbarkeit mit anderen Arbeiten erhöht, der Zustandsraum optimal genutzt und die Rechenzeit reduziert wird.
- Verbesserung der Vergleichbarkeit mit anderen Arbeiten
- Optimale Nutzung des Zustandsraums
- Reduzierung der Rechenzeit
- Steigerung der Effizienz des Programms
- Generierung von VHDL-Modellen analoger Schaltungen
Zusammenfassung der Kapitel
Die Einleitung stellt das Problem der formalen Verifikation analoger Schaltungen und das bestehende Programm vor. Kapitel 2 definiert die Ziele der Diplomarbeit, die sich auf die Vergleichbarkeit mit anderen Arbeiten, die Ausnutzung des Zustandsraums, die maximale Anzahl an Zuständen und die Rechenzeit konzentrieren. Kapitel 3 beschreibt verschiedene Ansätze, um die Vergleichbarkeit mit anderen Arbeiten zu verbessern, darunter die Verwendung mehrerer Startpunkte, eine neue Methode zur Berechnung der Nachfolger und die Wiederverwendung von Ergebnissen. Kapitel 4 befasst sich mit der Optimierung der Nutzung des Zustandsraums durch adaptive Anpassung und Eingrenzung. Kapitel 5 behandelt die Optimierung der Speicherorganisation, einschließlich der Einführung in die Speicherverwaltung von C++, der Umstrukturierung der Felder, der Einführung einer dynamischen Speicherverwaltung und der Auslagerung der Übergänge in eine Datei. Kapitel 6 konzentriert sich auf die Optimierung der Rechenzeit durch frühzeitige Anpassung des Zeitfaktors, Optimierungen der Nachbarschaftsprüfung und die Speicherung der Endergebnisse in einer Datei. Das Fazit fasst die Ergebnisse der Diplomarbeit zusammen.
Schlüsselwörter
Die Schlüsselwörter und Schwerpunktthemen des Textes umfassen die formale Verifikation analoger Schaltungen, die Generierung von VHDL-Modellen, die Optimierung von Algorithmen, die Speicherverwaltung, die Rechenzeit und die Effizienzsteigerung. Die Diplomarbeit befasst sich mit der Verbesserung der Vergleichbarkeit mit anderen Arbeiten, der optimalen Nutzung des Zustandsraums und der Reduzierung der Rechenzeit bei der Generierung von VHDL-Modellen analoger Schaltungen.
- Quote paper
- Christoph Holzbaur (Author), 2007, Optimierung und Performancesteigerung bei der Generierung von VHDL-Modellen analoger Schaltungen, Munich, GRIN Verlag, https://www.grin.com/document/186359
