Leseprobe
Inhaltsverzeichnis
Abbildungsverzeichnis
Tabellenverzeichnis
Abkürzungs- und Symbolverzeichnis
1 3D-Integration für System-in-Package
1.1 Einleitung
1.2 Prozessentwicklung für Schlüsseltechnologien der 3D-Integration
1.3 Zielstellung und Struktur der Arbeit
2 TSVs als Schlüsseltechnologie der 3D-Integration
2.1 Herstellung von TSVs
2.1.1 TSV-Prozessführung und deren Grenzen
2.1.2 Hypothese zum thermo-mechanischen Verhalten beim TSV-Annealing
2.2 Mechanische und strukturelle Charakterisierung des TSV-Systems
2.2.1 Optische Oberflächenanalyse
2.2.2 Elektronenrückstreubeugung (EBSD)
2.2.3 Mikro-Raman-Spektroskopie (µRS)
2.3 Finite Elemente Modellierung des TSV-Herstellungsprozesses
3 Experimentelle Charakterisierung des TSV-Annealing
3.1 Einfluss von Annealingtemperatur und -dauer
3.1.1 Versuchsparameter
3.1.2 Ergebnisse der optischen Oberflächenanalysen
3.1.3 Ergebnisse EBSD
3.2 Entwicklung der Chipkrümmung während des Annealing
3.2.1 Versuchsparameter
3.2.2 Ergebnisse Thermo-Moire
3.3 Einfluss von Elektrolytchemie und Kupfer-Overburden
3.3.1 Versuchsparameter
3.3.2 Ergebnisse der optischen Oberflächenanalyse
3.3.3 Ergebnisse EBSD
3.4 Messung mechanischer Spannungen mit µRS
3.4.1 Versuchsparameter
3.4.2 Ergebnisse µRS
3.5 Zusammenfassung und Diskussion der Versuchsreihen
4 Finite Elemente Modellierung des TSV-Annealing
4.1 Modellvalidierung
4.1.1 Simulationsparameter
4.1.2 Ergebnisse und Vergleich zu µRS
4.2 Einflussfaktoren des TSV-Annealing
4.3 Zusammenfassung FEM-Betrachtungen
5 Zusammenfassung
Literaturverzeichnis
Akademischer Werdegang
Veröffentlichungen
Danksagung
Kurzfassung
Für den Aufbau von 3D-integrierten Mikrosystemen gilt es bestehende Prozessabläufe zu adaptieren und neue Teilprozesse zu integrieren. Dementsprechend muss zunächst Wissen über die Prozessführung und das Materialverhalten gesammelt werden. Die vorliegende Arbeit konzentriert sich dabei auf das Annealingverhalten von Through-Silicon-Via-Strukturen (TSVs). Im Fokus der Untersuchungen stehen vor allem thermo-mechanische Spannungen, welche sich bei diesem Fertigungsschritt ausbilden. Vom Materialverhalten des Kupfers ausgehend, wird ein hypothetisches Ablaufmodell zur Spannungsentwicklung während des Annealing entwickelt. Experimentalreihen werden von der TSV-Prozessführung abgeleitet, um die getroffenen Annahmen zu überprüfen. In diesem Zusammenhang dienen die Charakterisierung von Testchipkrümmung sowie der Kupferprotrusion vor und nach dem Annealing zur Überprüfung der getroffenen Annahmen und weisen ein zeit- und temperaturabhängiges Verhalten auf. EBSD-Messungen zeigen, dass diese Beobachtungen maßgeblich auf die Umstrukturierung der Kupfermikrostruktur zurückzuführen sind. Ausgehend vom Ablaufmodell und von der experimentellen Charakterisierung können wichtige Randbedingungen für Berechnungen erkannt und festgelegt werden. So wird abschließend ein FE-Modell zur Simulation der thermo-mechanischen Spannungen nach dem Annealing vorgestellt. Die Simulationsergebnisse werden durch µ-Raman-Spektroskopie-Messungen validiert. Zusammengefasst liefert diese Arbeit nicht nur wichtige materialtechnische Erkenntnisse über den Ablauf des TSV-Annealing, sondern stellt zusätzlich eine Berechnungsmethodik vor, welche als Werkzeug für die Prozessoptimierung genutzt werden kann
Abstract
For the build up of 3D-integrated micro systems established processes need adaption and new processes have to be integrated. Therefore knowledge about the processes and materials behaviour has to be gained. This work concentrates on the annealing behaviour of Through-Silicon-Via (TSV) structures. The main focus lies on the thermo-mechanical stresses, which arise during the heating step. On basis of coppers material behaviour, a hypothetic sequential model for the stress development during annealing is introduced. Experimental sets are derived from the actual TSV fabrication process. Warpage and copper protrusion are measured prior and subsequent annealing in order to verify the assumptions. Time and temperature dependences of these characteristics are found. EBSD measurements show, that the behaviour is significantly influenced by the realignment of coppers grain structure. On basis of the sequential model and the experimental results boundary conditions for calculations can be set. Conclusively, a FE-model is introduced, which calculates the thermo-mechanical stresses subsequent annealing. Simulation results are validated by µ-Raman-spectroscopy measurements. In summary this work delivers important results for the material behaviour during TSV annealing and introduces a reliable simulation routine as a relevant tool for process optimization
Abbildungsverzeichnis
Abb. 1: Entwicklungstrends der Mikroelektronik nach [5]
Abb. 2: Charakteristische SiP-Architekturen adaptiert nach Vorbild von [5]; Skizzen nicht maßstabsgerecht
Abb. 3: (a) 3D- und (b) 2.5D-Ansatz eines SiP [11], [20]
Abb. 4 a und b: (a) Simulationsmodell mit TSVs (b) Waferkrümmung nach dem Annealing [33]
Abb. 5 a und b: Cu-Protrusion nach dem Annealing bei 400°C/30min: (a) alter Prozess mit Protrusion und Rissen und (b) komplett optimierter Prozess [38]
Abb. 6 a-c: (a) kraterartig herausgebrochenes TSV-Array, (b) Randbereich mit teilweise herausgezogenen TSVs (c) Mitte des TSV-Arrays (sichtbar sind nur noch die Böden der geätzten Strukturen)
Abb. 7: Querschnittsskizze eines 3D-Aufbaus mit TSVs
Abb. 8 a-q: TSV-Fertigungsprozess
Abb. 9: Bosch-DRIE-Prozess zur Herstellung von TSV-Bohrungen [50]
Abb. 10: TSV-Integrationsszenarios [11]
Abb. 11: Entwicklung unterschiedlicher Materialeigenschaften während des Annealing [82], [83]
Abb. 12: Tendenzielle Entwicklung der mechanischen Spannung von Cu-Dünnschichtfilmen als Funktion der Temperatur während des Annealing. Der Verlauf wurde auf Grundlage der Messergebnisse in [43], [96], [100] erstellt
Abb. 13: 3D-Topografiedarstellung der Kupferprotrusion nach dem Annealing bei 250 °C für 2 h
Abb. 14 a und b: Höhenkarte (a) nach dem Annealing (2h @ 250 °C). Der graue Pfeil markiert das abgeleitete Profil in (b)
Abb. 15 a-c: Definition der Krümmungsmaße Biegeradius RB und Biegehöhe hB (a) und Ableitung eines konkaven Profils (c) aus der Höhentopgraphie einer unprozessierten Chiprückseite (b). Chipmaße: 3 cm x 3 cm x 700 µm
Abb. 16: Spannungskomponenten in der Siliziumperipherie von TSVs [111]
Abb. 17 a und b: Aufbau und Funktionsweise von EBSD-Untersuchungen (a) als Prinzip und (b) realer Versuchsanordnung im REM (Zeiss Supra 40VP in Kombination mit EDAX-TSL-System) (b) [113], [114]
Abb. 18: Vergleich von Messergebnissen unterschiedlicher Präparationsvariationen für TSV-Abschnitte (ø = 20 µm)
Abb. 19 a-c: Ergebnisse einer EBSD-Messung: (a) Inverse Polfigur (001), (b) Kornstrukturkarte und (c) Zwillingsgrenzen
Abb. 20: Korngrößenverteilung nach 30 min Annealing bei 400 °C
Abb. 21: mit einer Laserwellenlänge von lL = 514 nm gemessenes Spektrum (schwarze Markierungen) und Lorentz-Fit (rote Kurve)
Abb. 22: Mit einer Laserwellenlänge von lL = 514 nm gemessene Spektren. Durch Verspannung des Si-Substrates kommt es zur Peakverschiebung Dw
Abb. 23: Absorptionskoeffizient a (schwarz) von Silizium und die daraus resultierende Eindringtiefe dp (blau). Die Daten für den Absorptionskoeffizienten wurden aus [127] übernommen und die Eindringtiefe wurde nach Formel ( 8 ) berechnet
Abb. 24: Abfall der Intensität nach Gleichung ( 7 ) für die in dieser Arbeit verwendeten Wellenlängen l=442nm und l=524nm
Abb. 25: Gaußsche Verteilung der Laserlichtintensität um die aktuelle Messposition x0 mit dem Radius b
Abb. 26: Modellbildung bei einer FE-Analyse [136]
Abb. 27: Vorgehen bei einer FE-Analyse [136]
Abb. 28: Extraktion der Spannungswerte zur Berechnung einzelner Raman-Shift-Verläufe an einem TSV-Querschnitt
Abb. 29: Dimensionen der untersuchten TSV-Strukturen
Abb. 30 a und b: Höhenkarten der Testchips (a) vor und (b) nach dem Annealing (4h @ 450 °C). In den Graphen sind die Diagonalprofile als rote Pfeile markiert und darunter als Graphen dargestellt. Chipmaße: 3 cm x 2 cm x 500 µm
Abb. 31: Krümmung vor und nach dem Annealing unter variierenden Versuchsbedingungen
Abb. 32: REM-Aufnahmen der TSV-Öffnungen auf der Substratoberfläche (a) ohne Annealing. (b) und (c) wurden nach dem Annealing (1h @ 450 °C) aufgenommen. TSV-Durchmesser: ø = 20 µm
Abb. 33: Höhenkarte (a) vor und (b) nach dem Annealing bei 450°C für 30 min. (c) und (d) demonstrieren die Höhenmessung anhand eines Beispiels für das Annealing bei 450°C für 30 min. Der graue Pfeil in (c) markiert das abgeleitete Profil in (d). TSV-Durchmesser: ø = 20 µm
Abb. 34: Kupferprotrusion nach dem Annealing unter variierenden Versuchsbedingungen
Abb. 35: Verwölbung (a) und Protrusion (b) nach dem Annealing (4 h@ 325 °C) und nach einem zusätzlichen Annealing (4 h @ 250 °C)
Abb. 36: Inverse Polfiguren (001) nach dem Annealing für 4 h bei variierenden Temperaturen im Vergleich zum initialen Zustand ohne Annealing
Abb. 37: Entwicklung der Kornanzahl und des durchschnittlichen Korndurchmessers für unterschiedliche Annealingtemperaturen bei einer konstanten Verweildauer von 4 h
Abb. 38: Kornstrukturen für ausgewertete TSV-Querschnitte und Gegenüberstellung von Korngrößenverteilungen ohne Annealing (orange) und nach Annealing (4 h bei 150°C, grün)
Abb. 39: Kornstrukturen für ausgewertete TSV-Querschnitte und Gegenüberstellung von Korngrößenverteilungen ohne Annealing (orange) und nach Annealing (4 h bei 400°C, blau)
Abb. 40: Kornstrukturen für ausgewertete TSV-Querschnitte und Gegenüberstellung von Korngrößenverteilungen nach Annealing 4h bei 325 °C (grün) und 4 h bei 400°C (blau)
Abb. 41: Kornstrukturen und Korngrößenverteilungen nach dem Annealing bei 400 °C mit unterschiedlicher Verweildauer
Abb. 42: Gesamtlängen der Zwillingsgrenzen in den Querschnitten der untersuchten TSV-Strukturen bei unterschiedlichen Verweildauern
Abb. 43: Längen der Zwillingsgrenzen in den Querschnitten der untersuchten TSV-Strukturen bei gleicher Verweildauer aber unterschiedlichen Temperaturen beim Annealing
Abb. 44: Kornstrukturen und Korngrößenverteilungen ohne die Berücksichtigung von Zwillingsgrenzen für Proben ohne und nach Annealing (4h/400°C)
Abb. 45 a und b: Diagonalenprofile nach dem Aufheizen auf 250 °C (a) und nach dem Abkühlen auf 53 °C (b)
Abb. 46: Entwicklung der Biegehöhe hB beim TSV-Annealing. Konkave Krümmungen sind dabei negativ dargestellt, während positive Werte auf eine konvexe Formgebung hindeuten
Abb. 47: Querschnitte der TSV-Probentypen a) Bad A nach ECD, b) Bad B nach ECD, c) Bad A nach CMP und d) Bad B nach CMP
Abb. 48: Ergebnisse der Oberflächencharakterisierung: a) Protrusion und b) Chipverwölbung für das Annealing mit Overburden (CuOB) und nach CMP für die Elektrolyte A und B. Positive Werte - konkave Krümmung, negative Werte – konvexe Krümmung der Testchiprückseite
Abb. 49 a und b: Diagonalenprofile der Testchips aus Elektrolyt B (a)vor und (b) nach dem CMP. An beiden Proben wurde kein Annealing durchgeführt
Abb. 50: Inverse Polfigur eines TSV-Querschnittes der Badchemie A mit Annealing nach ECD: (a) gemessener Ausschnitt (b) ausgewerteter Ausschnitt
Abb. 51 a-h: Unique Grain Color Karten welche anhand von Orientierungsunterschieden in OIM Analysis 5 berechnet wurden. Vergleich von TSV-Abschnitten vor und nach dem Annealing
Abb. 52: Entwicklung der Kornstruktur anhand der Gesamtkornanzahl (a) und der durchschnittlichen Korngröße (b)
Abb. 53: Querschnitte der untersuchten TSV-Strukturen
Abb. 54: Chipoberfläche mit TSV-Öffnungen. Die µRS-Messungen wurden durch die SiO2-Schicht hindurch ausgeführt. Der rote Pfeil markiert die Abtaststrecke der Messung an
Abb. 55: µRS-Untersuchung der mechanischen Spannungen in der TSV Peripherie. Parameter: lL = 442 nm, dp = 242 nm, Laserspotgröße = 1 µm, Anregungszeit = 2 s, Schrittweite = 100 nm und w0 = 521,5 Rcm-1
Abb. 56: µRS-Untersuchung der mechanischen Spannungen in der TSV Peripherie. Parameter: lL = 514 nm, Laserspotgröße = 1 µm, Anregungszeit = 6 s, Schrittweite = 500 nm und w0 = 520,38 cm-1
Abb. 57 a-c: 3D-Finite-Elemente-Modell der gegebenen TSV-Geometrie bestehend aus hexaedrischen soliden Elementen (hexahedral solid elements). (a) Detailansicht von TSV-Öffnung und Boden (b) entsprechende Vernetzung und (c) Ausschnitt des vernetzten Viertelmodells
Abb. 58: Für die Validierung angewendeter Temperaturverlauf zur Abkühlung von Annealing- auf Raumtemperatur
Abb. 59: Spannungszustand nach von Mises nach dem Abkühlvorgang: (a) im gesamten Modell und (b) im isoliert betrachteten Silizium
Abb. 60: Spannungsverteilung in der Siliziumperipherie eines TSVs für spezifische Tiefen: (a) SiO2-Si-Materialübergang mit durchgezogenen Linien und (b) 250 nm unterhalb in gestrichelten Linien
Abb. 61: Aus unterschiedlichen Tiefen berechnete Peak-Shift-Verläufe sowie die zusammengefassten Verläufe für unterschiedliche Laserwellenlängen und Messpunktradien
Abb. 62: gefilterte Peak-Shift-Verläufe für die Laserwellenlängen 442 nm und 514 nm nach der Kompensation der Verschiebung zum Null-Shift
Abb. 63: Vergleich von Simulation und Messung von Peak-Shift-Verläufen in der Nähe von TSVs für die Messung mit einem Laser der Wellenlänge lL = 442 nm
Abb. 64: Vergleich von Simulation und Messung von Peak-Shift-Verläufen in der Nähe von TSVs für die Messung mit einem Laser der Wellenlänge l L = 514 nm
Abb. 65: Spannungscharakteristik am Materialübergang SiO2-Si für zwei TSVs, welche sich innerhalb einer rautenartigen Anordnung befinden. Der Pitch beträgt 55 µm
Abb. 66: Spannungscharakteristik für ein einzelnes TSV am Materialübergang SiO2-Si
Abb. 67: Maximale Spannungswerte nach von Mises für verschiedene Modellvariationen im Vergleich zum validierten Modell
Abb. 68: Bruchfestigkeit von Silizium von Proben im Mikrometerbereich (gestrichelte Kurven) sowie die Maximallasten nach von Mises für unterschiedliche Annealingtemperaturen (vertikale farbige Linien). Werte für die Bruchfestigkeit nach [50], [51], [161]
Tabellenverzeichnis
Tab. 1: Vergleich verschiedener Architekturen für die Umsetzung eines SiP [11]
Tab. 2: CSL-Grenzen für primäre und sekundäre Rekristallisationszwillinge [98], [116]
Tab. 3: Kenndaten des verwendeten Messequipments
Tab. 4: Polarisationsauswahlregeln für die Rückstreuung von einer (001) Oberfläche. ee und er sind die Polarisationsvektoren für einfallendes und rückgestreutes Licht, während Rx, Ry und Rz die Raman-Tensoren darstellen. [147]
Tab. 5: Verwendete Materialeigenschaften; Angaben für Raumtemperatur
Abkürzungs- und Symbolverzeichnis
Abbildung in dieser Leseprobe nicht enthalten
1 3D-Integration für System-in-Package
“From mud huts to skyscrapers, we’ve never built a structure that’s thousands of times smaller, thousands of times faster, and thousands of times more power efficient, at the same time, within a handful of decades. Once you recognize just how unusual this has been, it’s easier to accept that it’s also coming to an end.” – Joel Hruska über das Ende der Halbleiterminiaturisierung. [1]
1.1 Einleitung
Über Jahrzehnte hinweg folgte der Fortschritt und die Entwicklung elektronischer Systeme dem Mooreschen Gesetz[1] [2]. Auf Grundlage der Miniaturisierung wurden kontinuierlich Steigerungen der Performance bei gleichzeitiger Verringerung von Energieverbrauch, Größe und Kosten der Systeme erreicht. Allerdings ist laut führenden Köpfen der Elektronikindustrie wie Robert Colwell[2] und John Gustafson[3] ein Abweichen von diesem Trend schon heute zu beobachten und ein Ende der Miniaturisierung wird ca. im Jahr 2020 erwartet [3], [4]. Grund für diese Annahme ist nicht nur die Annäherung an fundamentale Grenzen der Thermodynamik und Quantenmechanik. Jeder Skalierungsschritt ist mittlerweile mit enormen Kosten für die Technologieentwicklung verbunden. Diese „ … Kosten und der Grad der Verdoppelung an Schlüsselstellen der Schaltkreise um anständige Funktionalität zu gewährleisten…“ vernichten Colwell zufolge jeden potentiellen Nutzen durch die Miniaturisierung unterhalb von 5 nm Strukturbreite. [1], [5], [6]
Abbildung in dieser Leseprobe nicht enthalten
Abb. 1: Entwicklungstrends der Mikroelektronik nach [5]
Wie in Abb. 1 verdeutlicht, hängt der Fortschritt heutzutage nicht nur von der Miniaturisierung (More Moore) ab. Alternativ kann ein Mehrwert des Systems/Package generiert werden, indem Funktionen aufgenommen werden, welche nicht zwangsläufig nach dem mooreschen Gesetz skalieren. Diese funktionelle Erweiterung wird auch als ‚More than Moore‘ bezeichnet. Aus Sicht der Industrie kann dies durch zwei Herangehensweisen realisiert werden. Zum einen werden beim System-on-Chip (SoC) möglichst viele Funktionen auf nur einem Chip untergebracht. Auf der anderen Seite werden beim System-in-Package-Ansatz (SiP) die einzelnen Funktionsbausteine auf separaten Chips hergestellt und im Package dann später verbunden. Die Kombination beider Technologiekonzepte begründet den dritten Entwicklungszweig in der oben stehenden Grafik. So erscheint der Ansatz denkbar einen Sensoraufbau als SiP zu gestalten und die SoC-Datenverarbeitung als ein Teil des Package zu integrieren. Es ergeben sich unterschiedlichste Architekturen, welche für die Umsetzung eines solchen “High Value Systems“ denkbar sind. In Abb. 2 werden beispielhaft einige dieser Packagevariationen aufgeführt. [5], [7]
Abbildung in dieser Leseprobe nicht enthalten
Abb. 2: Charakteristische SiP-Architekturen adaptiert nach Vorbild von [5]; Skizzen nicht maßstabsgerecht
Vergleicht man die unterschiedlichen SiP-Konzepte, lassen sich schnell einige Vorteile für die 3D-Ansätze ausmachen. Die Betrachtung unterschiedlicher Packages in Tab. 1 verdeutlicht, dass die benötigte Grundfläche im Vergleich zum konventionellen 2D-Side-by-Side-Placement für Stapelansätze viel geringer ist. Man erkennt zusätzlich, dass beim Stapeln der Chips unter Verwendung direkter Durchkontaktierungen (Through Silicon Vias, kurz: TSVs) eine deutliche Verkürzung der Signallaufwege und somit auch der Signallaufzeiten möglich ist. Daraus ergeben sich nicht nur Performanceverbesserungen (höhere Taktfrequenzen), sondern auch eine Einsparung an Energie, welche für die Signalübertragung benötigt wird. Beim Routing können zum Beispiel durch die Nutzung von TSV-Interposern Wide-I/O-Interfaces geschaffen werden. Dies gibt den Schaltungsdesignern viele Freiheiten, welche bei Stapelansätzen mit Drahtbond-Technologie oder SoC-Konzepten nicht vorhanden sind. [8–10]
Angesichts dieser eindeutigen Vorteile durch einen augenscheinlich simplen Ansatz stellt sich die Frage, wie das 3D-Konzept unter Verwendung von TSVs konkret in etablierte Prozessketten eingefügt werden soll und wie die Wertschöpfungskette gestaltet werden muss?
Tab. 1: Vergleich verschiedener Architekturen für die Umsetzung eines SiP [11]
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Für die 3D-Integration mittels SiP wurden einige Schlüsseltechnologien entwickelt, welche im folgenden Abschnitt 1.2 kurz vorgestellt werden. Im Augenblick sind die 3D-Architekturen vom technischen Standpunkt aus sehr teure Produkte. Verursacht werden diese Kosten beispielsweise durch eine sehr lange Fertigungsdauer sowie verringerte Ausbeuten nach dem Stapelprozess der einzelnen Systemkomponenten. Um eine Markteinführung und die Massenproduktion zu ermöglichen, müssen die Herstellungsprozesse noch optimiert werden. Da die meisten großen Halbleiterhersteller TSVs und 3D-Integration in ihr Portfolio aufgenommen haben, werden Herstellung und folglich auch die Kostenfaktoren stetig verbessert. Trotzdem gibt es kaum Produkte in Massenfertigung auf dem Markt, welche auf die TSV-Technologie zurückgreifen. In der zerstreuten Ökonomielandschaft der Halbleiterbranche ist dies auf die Versorgungs- bzw. Wertschöpfungskette zurückzuführen. Es existieren zahlreiche Unternehmen die jeweils auf ihren Themengebieten wie Entwurfsautomatisierung, Intellectual Property (IP), Waferbearbeitung, -design, Packaging und Test spezialisiert sind. Im bisherigen Standardprozess wird das Zwischenprodukt reibungslos von einem Unternehmen zum anderen weitergereicht, bis das Ende der Herstellungskette erreicht ist. Im Falle von gestapelten 3D-Architekturen ist dies nun nicht mehr so einfach möglich. Bei heterogenen Chips[4] bei denen Fertigungsschritte wie TSV-Herstellung, Wafer dünnen und die BEOL von unterschiedlichen Fabriken übernommen werden, muss geklärt sein, wer in jedem Entwicklungsschritt des Chips verantwortlich ist. Diese Fragestellung wird als das Known-Good-Die-Problem bezeichnet, weil eine Rückverfolgung zu einem fehlerhaften Herstellungsschritt oft nicht möglich ist. Zusätzlich führt das Testen von Strukturen auf dünnen Wafern oft zu Beschädigungen, da für die beidseitige Kontaktierung mit Messnadeln keine Hilfswafer zur Stabilitätssicherung genutzt werden können. Ähnliches gilt für das Testen von heterogenen 3D-Packages[5]. Auch hier ist es oft nicht trivial, durch Reverse-Engineering den Fehler eindeutig ausfindig zu machen. Infolgedessen können Haftungsfragen nicht geklärt werden. Bei gestapelten Chips unterschiedlicher Hersteller gibt es darüber hinaus die Fragestellung der Geldverteilung beim Verkauf. Wie soll der Wert von spezifischen Einzelkomponenten eingeschätzt werden und welcher Hersteller bekommt wie viel vom Verkaufspreis der Endprodukte? Für die heterogene Systemintegration muss sich noch auf Industriestandards für die Verbindungsinterfaces und auf Übergabepunkte in der Prozesskette geeinigt werden. Da jedoch alle beteiligten Firmen mit ihren Ressourcen einstehen, ist auch hier ein teures Endprodukt zu erwarten. [15–17]
Die angesprochenen Problemstellungen gelten nicht bei Packages, welche nur Chips eines Herstellers enthalten. So wundert es nicht, dass erste Muster von RAM-Modulen mit gestapelten Chips bereits ausgegeben wurden. Auch erste Prozessoren-Packages mit 3D-Ansatz befinden sich auf dem Markt. Dabei wird der Speicher über die Logik gestapelt und TSVs für die Anbindung genutzt. [18], [19]
Neben reinen Stapellösungen der 3D-Integration existiert auch das Konzept verschiedene Systemelemente über einen TSV-Interposer zu verbinden. 2.5D-Architekturen wie in Abb. 3b umgehen nicht nur einige Probleme der 2D und 3D-Integration, sondern erfüllen darüber hinaus Forderungen zukünftiger mobiler und High-Performance Systeme. Durch die Verwendung der TSV-Technologie im Interposer (rot in Abb. 3b) gelingt zum Beispiel die Bereitstellung eines energiesparenden Speicherzugriffs mit hoher Bandbreite. Im Vergleich zur 3D-Integration sind hohe Taktraten und damit verbundene hohe Betriebstemperaturen kein Problem. Durch die zweidimensionale Verteilung der einzelnen Funktionsbausteine auf dem Si-Interposer wird eine optimale Wärmeabfuhr ermöglicht. Als SiP-Konzept wird auch hier eine heterogene Integration ermöglicht, wobei es nicht notwendig ist, die einzelnen Funktionskomponenten als dünne Chips auszuführen. Verbindungsstandards werden in diesem Fall durch den Interposer vorgegeben.
Abbildung in dieser Leseprobe nicht enthalten
Abb. 3: (a) 3D- und (b) 2.5D-Ansatz eines SiP [11], [20].
Selbst reinen SoC-Systemen gegenüber können durch diesen Ansatz Vorteile erzielt werden. So verwirklicht man bei der 2.5D-Integration konventionell alle Funktionen auf einzelnen Chips und verbindet die einzelnen Bausteine über den TSV-Interposer. Diese Herangehensweise ermöglicht kleinere Chips, deren Ausbeute in der Fertigung höher ist. Der 2.5D-Ansatz kann daher vorhandene Design-Tools nutzen und ist flexibler in seiner Umsetzung. Zum Beispiel kann eine selektive Miniaturisierung von Komponenten durchgeführt werden. Bei diesem Vorgehen ist die Verbesserung des Systems nicht mehr von einer einzelnen Fertigungsstrecke abhängig. Darüber hinaus erfordert der Austausch einer Komponente lediglich das Redesign des Interposers und nicht wie beim SoC das Redesign des gesamten Chips/Systems. [5], [20], [21]
Aufgrund oben genannter Vorteile und dem Aufbau der Lösung auf bestehenden Designtools wird das Investitionsrisiko für verschiedene Hersteller stark gesenkt. Für diese Herangehensweise gibt es erste kommerzielle Angebote auf dem Markt. [11], [20]
1.2 Prozessentwicklung für Schlüsseltechnologien der 3D-Integration
Viele der im vorangegangenen Abschnitt vorgestellten Packagearchitekturen (siehe Abb. 2 und Tab. 1) benötigen für ihre Umsetzung nicht nur eine Anpassung der Wertschöpfungsketten. Um die neuen Konzepte verwirklichen zu können, gilt es auch neue Materialien zu finden und anzuwenden oder es müssen neue Prozesse integriert und optimiert werden. Am Beispiel der 3D-Integration für SiP lassen sich so folgende Forschungsschwerpunkte ausmachen:
- die Herstellung von TSVs,
- der Umgang mit dünnen Wafern und Chips sowie
- Verbindungstechnologien für die elektrische und mechanische Anbindung in Chipstapeln.
Nachfolgend soll kurz auf zentrale Schwerpunkte in der Entwicklung dieser Technologien eingegangen werden. Besonders hervorgehoben werden dabei die Komplikationen in der TSV-Herstellung, welche auch als Motivation für diese Arbeit anzuführen sind.
Bereitstellung neuer Kontaktierverfahren:
Für den Erfolg des 3D-Konzeptes müssen zuverlässige Verbindungstechnologien ein sehr feines Raster für die elektronische und mechanische Verbindung einzelner Chipebenen untereinander gewährleisten. Die Forschung und Entwicklung konzentriert sich hier auf Technologien wie Mikrobumping, Kupfer-Kupfer-Bonden und Solid-Liquid-Interdiffusion (SLID). Zentrale Problemstellungen der Technologieentwicklung sind zum Beispiel die Minimierung von eingetragenen mechanischen Spannungen beim Cu-Cu-Bonden oder die Prozesskontrolle beim SLID. [22–25]
Umgang mit dünnen Wafern:
Durch Einschränkungen in der TSV-Prozesskette und zur Minimierung der Packagehöhen ist der Umgang mit dünnen Wafern/Chips erforderlich. Statt dem Standardwert von ca. 700 µm sind die Wafer nur noch 20-100 µm dick. Dabei kommt dem Schleifprozess zum Dünnen der Wafer nicht das alleinige Interesse der Forschung zu. Mit der Abnahme der Dicke potenzieren sich Probleme mit dem Handling, der Verwölbung und dem Testen der Wafer. Unterschiedliche Konzepte zum Thin-Wafer-Handling nutzen temporäre Bond-, Adhäsions- oder elektrostatische Verbindungen, um die dünnen Wafer während ihrer Prozessierung mit einem Hilfswafer zu stabilisieren und später wieder zu lösen [26–29]. Für den Test von dünnen Chips gibt es jedoch noch keine überzeugenden Ansätze.
Herausforderungen bei der TSV-Herstellung:
Um die Vorteile der TSV-Technologie für kommerzielle Systeme nutzbar zu machen, müssen zunächst noch einige Herausforderungen in der TSV-Produktion bewältigt werden. So wird noch an Verfahren für das schnelle und voidfreie galvanische Füllen mit Kupfer geforscht [20], [30–32]. Eine weitere Herausforderung für die TSV-Prozessoptimierung ist die Minimierung von eingetragenen thermo-mechanischen Spannungen. Einzelne Prozessschritte, wie das galvanische Füllen der TSVs mit Kupfer und das anschließende Annealing zum Stabilisieren des Kupferverhaltens, tragen Spannungen ins Siliziumsubstrat ein und verursachen so Verwölbungen der zu bearbeitenden Wafer und Chips. Wie Abb. 4 demonstriert, konzentriert man sich bei der Entwicklung auf die Untersuchung der Abhängigkeiten von Prozessparametern, wie der Annealing-Temperatur oder dem Cu-Overburden. Ziel dieser Arbeiten ist, die auftretenden Spannungen und Verwölbungen zu minimieren, um die Prozessführung in nachfolgenden Herstellungsschritten bedeutend zu vereinfachen. [33–37]
Abbildung in dieser Leseprobe nicht enthalten
Abb. 4 a und b: (a) Simulationsmodell mit TSVs (b) Waferkrümmung nach dem Annealing [33]
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Abb. 5 a und b: Cu-Protrusion nach dem Annealing bei 400°C/30min: (a) alter Prozess mit Protrusion und Rissen und (b) komplett optimierter Prozess [38].
In den ersten TSV-Generationen wurden die Prozessführung nach der TSV-Füllung sowie die Ausbeute stark durch die Expansion von Kupfer aus den galvanisch gefüllten Bohrungen beeinträchtigt. Wie in Abb. 5 a dargestellt ist, erschwert die sogenannte Kupferprotrusion eine weitere Produktion erheblich, da Delaminationen und Risse in darüber liegenden Schichten entstehen können. Um Cu-Protrusion während späterer Fertigungsschritte zu vermeiden, wird ein Annealing durchgeführt und das überschüssige Kupfer per Chemical Mechanical Planarization (CMP) entfernt. [39–42]
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Abb. 6 a-c: (a) kraterartig herausgebrochenes TSV-Array, (b) Randbereich mit teilweise herausgezogenen TSVs (c) Mitte des TSV-Arrays (sichtbar sind nur noch die Böden der geätzten Strukturen).
Dass die Betrachtung thermo-mechanischer Spannungen während der TSV-Herstellung notwendig ist, zeigen die Abb. 6 a-c. Auf den REM-Bildern ist ein durch das Annealing herbeigeführter Substratbruch innerhalb eines TSV-Rasters zu sehen. Im dargestellten Beispiel wurde das Annealing nach der galvanischen Abscheidung mit dem Cu-Overburden für 1 h bei 400 °C durchgeführt. Der Pitch[6] der 120 µm tiefen TSVs betrug 10 µm bei einem TSV-Durchmesser von 5 µm. Die thermo-mechanischen Spannungen wurden durch den CTE-Mismatch von Cu-SiO2-Si beim Heizen eingetragen und führten schließlich zum Materialversagen. Um die Last auf das Substrat zu verringern, wird das Annealing in den meisten Fällen ohne das Cu-Overburden durchgeführt. Aber auch hier kann es zu Substratbrüchen kommen.
Bei der Betrachtung thermo-mechanischer Spannungen von TSV-Strukturen spielt deren Fertigungsprozess eine zentrale Rolle. Aus diesem Grund erfolgt im Abschnitt “2.1.1 TSV-Prozessführung und deren Grenzen “ eine detaillierte Beschreibung.
1.3 Zielstellung und Struktur der Arbeit
Die Beispiele aus dem letzten Abschnitt haben bereits anschaulich dargestellt, dass das Annealing in der TSV-Fertigung ein kritischer Abschnitt ist. Im Hinblick auf die Veröffentlichungslage ist festzustellen, dass oft einzelne Aspekte zum TSV-Annealing untersucht wurden. Bei Simulationen zum TSV-Annealing wurden die Rechnungen mit Spannungsmessungen mittels Mikro-Raman-Spektroskopie (µRS), Röntgendiffraktion (XRD) oder Waferkrümmungsanalysen abgeglichen [43–45]. Dabei wurde durch Abänderung des Materialmodells von Kupfer Übereinstimmung erreicht. Das Einführen von Kriechgesetzen für Kupfer oder starke Temperaturabhängigkeiten des elastisch-plastischen Verhaltens sind Beispiele für eine entsprechende Umsetzung [40], [46], [47]. Allerdings besitzen diese Materialmodelle nur für den Annealingschritt Gültigkeit. Auch bei der Annahme der spannungsfreien Temperatur wurden verschiedene Ansätze verfolgt, um so die Simulationsergebnisse an die experimentellen Untersuchungen anzupassen. Gesonderte Charakterisierungen des Materialverhaltens oder der Kristallstrukturen der Kupferfüllung wurden nicht durchgeführt.
EBSD-Untersuchungen der Cu-Füllung der TSVs zeigten, dass sich die Kornstruktur nach dem Annealing verändert hatte. Jedoch musste auch festgestellt werden, dass dies nicht uneingeschränkt für alle TSVs angenommen werden kann. In Abhängigkeit von den für die galvanische Füllung verwendeten Elektrolytflüssigkeiten ergaben sich bei identischen Annealingbedingungen unterschiedlich entwickelte Kornstrukturen [48]. Auch hier wurde sich zunächst nur auf die Veränderungen in der Cu-Kristallstruktur allein konzentriert. Eine Rückkopplung zur thermo-mechanischen Charakteristik blieb aus. [41], [43], [48]
Zusammenfassend lässt sich sagen, dass bei der experimentellen Charakterisierung des TSV-Annealing kaum systematische Ansätze verfolgt, sondern nur einzelne Prozessfenster geprüft und evaluiert wurden. Generelle Aussagen über das Verhalten des TSV-Systems beim Annealing waren so nicht möglich und die Festlegung auf konkrete Randbedingungen für Simulationsrechnungen fiel schwer.
Ziel dieser Arbeit ist, das Annealingverhalten von TSVs systematisch zu untersuchen. Dabei wird ein Ansatz verfolgt, welcher auf der gegenseitigen Validierung von Experiment und Simulation aufbaut. Um das Vorgehen nachvollziehbar zu gestalten und das Annealing genau in die Prozesskette einordnen zu können, wird dafür zunächst der Herstellungsprozess der TSVs im Detail erläutert. Daraus lassen sich nicht nur die Grenzen einiger Strukturierungsprozesse erkennen. Zusätzlich können Einflussfaktoren für das Annealing und für das Entstehen der Cu-Protrusion herausgearbeitet werden. Erste Anhaltspunkte für die Randbedingungen von FE-Simulationen können ebenfalls abgeleitet werden. Zusammengefasst werden diese Informationen zu Einflussfaktoren des Annealing und einer Hypothese über das thermo-mechanische Verhalten der TSVs während des Annealing. Im weiteren Verlauf der Arbeit wird diese Hypothese durch geeignete Experimente und Berechnungen überprüft. Für die experimentelle Untersuchung werden im zweiten Kapitel die wichtigsten Grundlagen zu den Messmethoden und der FEM vorgestellt. Die nachfolgende Charakterisierung verfolgt verschiedene Strategien. Neben der Chipkrümmung werden mechanische Spannungen auch durch µRS gemessen. So ermöglicht die Erfassung der Krümmung mittels konfokaler Abtastung Rückschlüsse auf die thermo-mechanischen Einflüsse einzelner Prozessparameter. Mit Hilfe der µRS wird hingegen eine Abgleichmöglichkeit mit Simulationsergebnissen geschaffen. Zusätzlich wird die bei unterschiedlichen Annealingbedingungen resultierende Protrusion durch Konfokalmikroskopie ermittelt. Ergänzend erfolgt die Charakterisierung der TSV-Kupferfüllung mittels EBSD. Ergebnisse aus der Messung von Cu-Protrusion und der Analyse der Cu-Kornstrukturen ermöglichen Rückschlüsse auf Änderungen im Materialverhalten. Zusammengefasst werden von experimenteller Seite in Kapitel 3 folgende Gesichtspunkte erforscht:
- thermo-mechanischer und mikrostruktureller Einfluss von Annealingtemperatur und –dauer,
- thermo-mechanischer und mikrostruktureller Einfluss von Elektrolyten und Kupferoverburden auf das Annealingverhalten und
- Entstehungsmechanismus der Cu-Protrusion und deren Einflussfaktoren.
Das vierte Kapitel stellt auf Grundlage der experimentellen Ergebnisse zum TSV-Annealing und der zuvor formulierten Hypothese ein Simulationsmodell vor, welches die mechanischen Spannungen nach dem Annealing berechnet. Zentrale Schwerpunkte sind dabei:
- die Festlegung auf Randbedingungen und Materialbeschreibungen,
- Validierung der Annahmen durch Konvertierung der Simulationsergebnisse in Raman-Shift-Verläufe und deren Vergleich mit den entsprechenden Messergebnissen,
- Analyse der Spannungscharakteristik in der Siliziumperipherie der TSVs,
- Einfluss diverser geometrischer Maße auf die Maximalspannung nach von Mises
- der Einfluss der Annealingtemperatur auf die Maximalspannung.
Abschließend werden in der Zusammenfassung die wichtigsten Ergebnisse rekapituliert und Empfehlungen für die Prozessführung formuliert.
2 TSVs als Schlüsseltechnologie der 3D-Integration
2.1 Herstellung von TSVs
Abbildung in dieser Leseprobe nicht enthalten
Abb. 7: Querschnittsskizze eines 3D-Aufbaus mit TSVs
Wie im Abschnitt 1.1 bereits erläutert wurde, ergeben sich durch Anwendung von 3D-Architekturen große Vorteile. Eine zentrale Rolle innerhalb dieses Konzeptes kommt der TSV-Technologie zu. Wie in Abb. 7 zu erkennen ist, besitzen TSVs ein für die BEOL typisches Schichtsystem. Neben W und Poly-Si wird Cu am häufigsten als elektrischer Leiter verwendet und durch Barriere- und Isolationsschichten vom Si-Substrat abgeschirmt [30], [49]. Im Unterschied zu Standardprozessen werden die einzelnen Schichten nicht nur auf der Oberfläche des Wafers abgeschieden. Für die TSV-Prozessierung muss zusätzlich die vertikale Si-Oberfläche mit dem Schichtsystem überzogen werden. Dies stellt eine große Herausforderung für die Schichtabscheidungstechnologien dar und limitiert die TSV-Dimensionierung. Im nachfolgenden Abschnitt wird sich mit der TSV-Herstellung im Detail auseinandergesetzt.
2.1.1 TSV-Prozessführung und deren Grenzen
Bei der Herstellung von TSVs ergeben sich unterschiedlichste Problemstellungen und einschränkende Faktoren, die im Folgenden aufgezeigt werden sollen. Die TSV-Herstellung wie sie in Abb. 8 a-q dargestellt ist, steht dabei im Hauptfokus. In diesem Zusammenhang ist jedoch festzuhalten, dass keine standardisierte Form des Prozesses existiert. So kann es in der Praxis zu Variationen in der Ablaufreihenfolge und bei den verwendeten Technologien kommen. Aufgrund dessen werden die für jeden Teilschritt weitverbreitetsten Verfahren und gegebenenfalls mögliche Alternativen vorgestellt.
Abbildung in dieser Leseprobe nicht enthalten
Abb. 8 a-q: TSV-Fertigungsprozess
Bosch-Ätzen (Abb. 8 b):
Abbildung in dieser Leseprobe nicht enthalten
Abb. 9: Bosch-DRIE-Prozess zur Herstellung von TSV-Bohrungen [50]
Im Allgemeinen wird das Bosch-Ätzverfahren zur Herstellung der Bohrungen für die TSVs genutzt. Hierbei handelt es sich um reaktives Ionentiefenätzen (DRIE[7] ), welches sequentiell durchgeführt wird. Durch den ständigen Wechsel von Ätz- und Passivierungsschritten wird erreicht, dass die Bohrung im Silizium zylinderförmig verläuft. Als die erste Generation von TSVs in der Forschung aufkam, bereiteten sogenannte Scallops (siehe Abb. 9 d) Schwierigkeiten für nachfolgende Prozessierungsschritte, wie dem Sputtern von Barriere- und Seedschichten[8]. Durch Unterätzen der Passivierung wiesen die Seitenwände der Vertiefungen eine Kammstruktur auf. Diese Scallops bestanden auch noch nach der Oxidabscheidung, so dass mittels PVD die Innenflächen nicht lückenlos mit den Barriereschichten bedeckt werden konnten. Eine initiale Lösung war die Gestaltung der Oxidschicht so dick ausfallen zu lassen, dass die Scallops durch die Oxidschicht getilgt wurden. Dabei bestanden jedoch immer noch Bedenken, dass die wellenförmige Wandung mechanische Nachteile mit sich bringen könnte und einzelne Scallops als Rissspitzen fungieren. Mittlerweile wurde der Ätzprozess so weit optimiert, dass kaum noch Scallops entstehen. Neben der Kontrolle der sequentiellen Ätz- und Passivierungsschritte ist es zusätzlich wichtig, den Prozess über den gesamten Wafer konstant zu halten, so dass alle Bohrungen die gleiche Tiefe erreichen. Mit dem Bosch-Ätzverfahren können Aspektverhältnisse[9] von bis zu 110:1 erreicht werden. [32], [51–54]
SiO2-TEOS-CVD (Abb. 8 c):
Für die Abscheidung einer Isolationsschicht aus SiO2 wird hauptsächlich ein CVD-Verfahren genutzt. Dabei führt die Reaktion von Ozon und Tetraethylorthosilicat (TEOS) zur Abscheidung einer Siliziumdioxidschicht. Auf diese Weise wird eine gleichförmige Abdeckung des Siliziumsubstrats mit SiO2 als Isolationsschicht erreicht. Jedoch nimmt die Filmdicke mit zunehmender TSV-Tiefe ab, was auf Konzentrationsschwankungen bei der Abscheidung zurückzuführen ist [55], [56]. Trotz dieses Abfalls der Schichtdicke ist die Oxidabscheidung kein einschränkender Faktor bei der TSV-Herstellung. Allerdings erschwert dieser Abfall die Abscheidung nachfolgender Schichten. Neben dem TEOS-Prozess ist es auch möglich, die Isolation durch thermische Oxidation herzustellen. Da für diesen Schritt jedoch kurzzeitig Temperaturen von über 1100 °C benötigt werden, ist der Schritt nicht in allen Proessketten anwendbar. [57–59]
Barriereschicht - PVD (Abb. 8 d):
Auf die SiO2-Isolation folgt eine Diffusionsbarriere, welche entweder aus Ta/TaN oder Ti/TiN beschaffen ist. Derartige Schichten werden durch Sputterverfahren (PVD) abgeschieden und gelten als stark limitierender Faktor bei der TSV-Herstellung. Verfahrensbedingt kann nur bis zu einer bestimmten Tiefe eine deckende Barriereschicht an den TSV-Seitenwänden realisiert werden. Die Schräge der Isolationsschicht (Schichtdickenabnahme von TSV-Öffnung bis zum Boden) erschwert zusätzlich die Abscheidung. Durch die Neigung des Substrats bei der Abscheidung kann die Abscheidungstiefe noch erhöht werden. Außerdem ist es möglich, den sogenannten Rücksputtereffekt zu nutzen. Dabei profitiert man davon, dass auf den Boden aufprallende Teilchen an unbedeckte Stellen der TSV-Seitenwände abgelenkt werden. Trotz dieser Optimierungsmöglichkeiten ist die Anwendung von PVD-Verfahren nur für TSVs mit Durchmessern größer 5 µm geeignet [30].
Seedschicht - PVD (Abb. 8 e):
Wie bei der Barriereschicht erfolgt auch die Abscheidung der Seedschicht für die galvanische Füllung der TSVs mittels PVD. Folglich fallen erneut die gleichen einschränkenden Mechanismen zur Last und das Hauptaugenmerk liegt auf einer geschlossenen Schicht.
Für TSV-Durchmesser kleiner 5 µm sind für die Abscheidung von Barriere- und Seedschichten mittels alternativer Verfahren denkbar. Wolf et al. berichtet von der Cu- und W-Abscheidung mittels CVD [30]. Allerdings müssen hier auch höhere Prozesstemperaturen in Kauf genommen werden, was zusätzliche thermo-mechanische Spannungen erzeugt. Weiter könnte Atomic Layer Deposition (ALD) für die Abscheidung von Barriere- und Seedschichten genutzt werden [60], [61]. Auf diese Art und Weise können auch für hohe Aspektverhältnisse noch geschlossene Schichten hergestellt werden. Allerdings ist das Verfahren auf die Wahl bestimmter abzuscheidender Materialien eingeschränkt und eine Substratfunktionalisierung ist unter Umständen nötig. Zuletzt benötigt das ALD-Verfahren bedeutend mehr Zeit für die Abscheidung geforderter Schichtdicken. Neben den hohen Kosten für das Tool selbst schlagen sich die aufgezählten Faktoren direkt in den Herstellungskosten nieder [62].
Kupfergalvanik - ECD (Abb. 8 f):
Im Anschluss werden die Strukturen galvanisch mit Kupfer als Leiter gefüllt, wobei eine gleichmäßige und geschlossene Seedschicht sehr wichtig ist. Im initialen Forschungsstadium war die voidfreie Füllung der TSVs eine der größten Herausforderungen. Oft kam es zur Formierung von Voids durch das vorzeitige Verschließen der TSV-Öffnung bei der Materialabscheidung. Nach einer Studie von Malta et al. sind hier unterschiedliche Gründe anzuführen [31]. Zum einen kann eine ungenügende Abdeckung der TSV-Oberfläche mit der Seedschicht dazu führen, dass am Boden der TSVs kein Material abgeschieden wird. Als zweiten Grund nennt Malta et al. Konzentrationsunterschiede der im Elektrolyt gelösten Cu-Ionen bei der Abscheidung. Da an der Waferoberfläche leichter Cu-Ionen nachdiffundieren können als am Boden der TSVs, weist die TSV-Öffnung ein größeres Schichtwachstum als der TSV-Boden auf. Als zusätzlicher Faktor kann der Abfall der Schichtdicken von Isolations-, Barriere- und Seedschichten als Grund für den vorzeitigen Verschluss der TSV-Öffnungen gesehen werden. Gelöst wurde dieses Problem mit einer entsprechend gepulsten Abscheidung (Reverse Pulse Plating) [63], [64]. Da sich die Bedingungen an TSV-Öffnung und Boden unterscheiden, kommt es beim Reverse Pulse nur an der Öffnung zu einem Materialabtrag [65]. Mit der Zeit gelang es, durch optimierte Abscheideparameter und speziell abgestimmte Elektrolytchemien, die Füllung der TSVs zu verbessern [66]. So kann durch die Verwendung von Additiven erreicht werden, dass das Cu in den TSVs bevorzugt am Boden dieser abgeschieden wird (sog. Bottom-up-Füllung) [67], [68]. Trotz der stark verbesserten Prozessführung ist die TSV-Füllung als großer Kostenfaktor bei deren Produktion zu sehen [69]. Zum Untersuchungszeitpunkt wurden für TSVs mit Abmaßen von 35 µm x 77 µm (Durchmesser x Tiefe) bis zu 165 min für die Füllung der TSVs benötigt [30]. Die lange Dauer der galvanischen Füllung spiegelt sich anschließend direkt in den Produktionskosten der TSVs wider [70].
Für TSVs mit Durchmessern unterhalb von 5 µm ist die Cu-Abscheidung über CVD eine Alternative. Wie schon oben erwähnt wurde, können die höheren Prozesstemperaturen problematisch sein. [11], [30]
Neben einem voidfreien, schnellen Füllvorgang ist es zusätzlich wichtig, dass beim ECD möglichst wenig Cu-Overburden entsteht [69]. Das heißt die Cu-Schicht auf der Waferoberfläche sollte nach der galvanischen Abscheidung möglichst dünn sein, um den nachfolgenden Cu-Abtrag durch den teuren CMP-Prozess so kurz wie möglich gestalten zu können. Entsprechendes Abscheideverhalten kann hier wieder durch die Optimierung der Prozessparameter und Elektrolyte erreicht werden.
CMP, Annealing, CMP und Vorderseiten-BEOL (Abb. 8 g-j):
Nach einer erfolgreichen Füllung der TSV-Wafer müssen mit Ausnahme der SiO2-Isolation alle Schichten auf der Substratoberfläche abgetragen werden. Dies geschieht durch Chemical-Mechanical-Polishing (siehe Abb. 8 g). Wichtig ist hier vor allem ein über den gesamten Wafer gleichmäßiger Abtrag der einzelnen Schichten. [31], [42], [71], [72]
Während anschließender Strukturierungsschritte erzeugt das Austreten von Kupfer aus den TSV-Öffnungen (Kupfer-Protrusion) eine erheblich erschwerte Prozessführung und Einbußen in der Ausbeute [38], [73]. Aus diesem Grund muss vor der BEOL-Strukturierung ein zusätzlicher Annealing- und ein CMP-Schritt eingefügt werden, um eine Stabilisierung des abgeschiedenen Materials zu erreichen (siehe Abb. 8 h und i). Durch das Annealing wird die Cu-Protrusion erzwungen und kann mittels CMP abgetragen werden. Kritisch ist dieser Abschnitt in der Prozesskette besonders durch die thermo-mechanischen Spannungen, welche durch das Annealing bei Temperaturen zwischen 300 und 400 °C in das Silizium eingetragen werden. Diese können zu Substratbrüchen, Delaminationen oder Verwölbungen der Siliziumwafer führen. Das Phänomen der Cu-Protrusion und das TSV-Annealing sind zentrale Schwerpunkte dieser Arbeit. Abschnitt “3 Experimentelle Charakterisierung des TSV-Annealing “ beschreibt auf der Basis von Messergebnissen, welche Abläufe sich hinter diesem Materialverhalten verbergen.
Im Anschluss folgt die Oberflächenstrukturierung (BEOL[10] ) mit den bisher bekannten Standards [11], [74].
Temporäres Bonden an einen Hilfswafer (Abb. 8 k):
Auf die Vorderseitenbearbeitung (BEOL) folgt das temporäre Bonden an einen Hilfswafer. Dieser Schritt ist nötig, da das nachfolgende Abdünnen zur Verwölbung des Wafers führen kann und eine weitere Verarbeitung unmöglich macht. Für die temporäre Verbindung existieren verschiedene Konzepte [27], [28], [75]. Zentrales Problem all dieser Konzepte ist die Gefahr der Oberflächenbeschädigung der bereits prozessierten Vorderseite beim Lösen des temporären Bonds.
Wafer dünnen / Waferrückseite schleifen (Abb. 8 l):
Bevor das Debonden durchgeführt werden kann, muss die Rückseite prozessiert werden. Dafür erfolgt zunächst das Abdünnen des Chips über einen Schleifprozess mit anschließendem Feinschliff und Planarisierung über CMP [11]. Nötig wird dieser Prozessschritt nicht allein, weil die Bauhöhe des Packages reduziert werden soll. Durch die Einschränkungen in den vorangegangenen Prozessschritten (z.B. Sputtern von Barriere und Seed) können TSVs nicht durch die komplette Waferdicke erzeugt werden und ein Abdünnschritt wird nötig. Herausforderungen bei diesem Prozess sind die Beibehaltung der Oberflächenplanarität und –rauheit [76]. Zudem muss vermieden werden die gefüllten TSVs bereits zu öffnen bzw. anzuschleifen.
Freiätzen, SiO2-TEOS-CVD (Rückseitenpassivierung), CMP (TSVs öffnen) (Abb. 8 m-o):
Um das Silizium nicht mit Cu zu verunreinigen werden die TSVs durch einen Ätzprozess freigelegt, welcher das SiO2 als erste der TSV-Schichten nicht angreift. Dafür können Trocken- oder Nassätzverfahren eingesetzt werden [73], [76]. Als Ergebnis stehen die Bohrungsenden der TSVs mit der Isolationsschicht außen frei. Beim sogenannten Recess Etch oder auch TSV-Reveal ist es vor allem wichtig, dass der vorherige Abdünnprozess gleichmäßig stattgefunden hat. Bei Prozessunregelmäßigkeiten sind die herausstehenden Enden der TSVs ungleichmäßig hoch und erschweren eine weitere Prozessführung. Bis zu einem gewissen Maß ist es jedoch möglich, beim Ätzen Unregelmäßigkeiten vom Abdünnen auszugleichen.
Auf die Substratoberfläche und die freigelegten TSV-Enden wird eine Isolationsschicht mittels TEOS-CVD-Prozess aufgebracht. Erst danach erfolgt die Öffnung über CMP. Durch das beschriebene Vorgehen wird verhindert, dass Cu in das Siliziumsubstrat diffundiert und zu einer Degradation der elektrischen Verbindungen führt. [11], [76]
Rückseiten-BEOL und Lösen des Hilfswafers (Abb. 8 p, q):
Im letzten Prozessabschnitt findet die Rückseitenprozessierung (Backside RDL) statt [11], [73]. Danach folgt das Lösen der temporären Bondverbindung zum Hilfswafer. Nach der Vereinzelung per Laser oder Wafersäge können die Chips für gestapelte Packages weiter verwendet werden.
Integration der TSV-Herstellung in den Standardprozessablauf:
Für die Integration der oben beschriebenen TSV-Herstellung in die Standardprozesskette existieren verschiedene Herangehensweisen, die gemäß Abb. 10 in Via-First, -Middle und -Last kategorisiert sind. Beim Via-First-Ansatz werden gleich zu Beginn der Prozessführung die TSVs erzeugt bevor der Wafer die FEOL[11] und Vorderseiten-BEOL durchläuft. Da es technologisch nicht möglich ist die TSVs über die gesamte Dicke der Wafer zu fertigen, müssen diese vor der Rückseiten-BEOL abgedünnt und die TSVs geöffnet werden. Bei der Fertigung von Si-Interposern entfällt einfach die FEOL. Der Via-Middle Prozess integriert die TSV-Schichtabscheidung nach der FEOL und vermeidet so, dass die TSVs den hohen Temperaturen dieser Prozesse ausgesetzt werden. Im Via-Last Verfahren wird die TSV-Fertigung in der Prozesskette noch weiter nach hinten verlegt. Das Ätzen und die Schichtabscheidungen finden hier erst nach den Frontside-BEOL-Prozessen statt. [11]
Von den aufgezählten Prozessvariationen kommt das Via-Middle-Szenario am häufigsten zur Anwendung [77]. Wie bereits erwähnt, ist hier ein großer Vorteil, dass die hohen Temperaturen der FEOL (800 - 1000°C bei der Dotierung durch Diffusion [78]) umgangen werden. Des Weiteren ist der Ätzschritt für die TSV-Bohrung einfacher zu kontrollieren als im Via-Last-Verfahren, wo zunächst durch verschiedene BEOL-Schichten geätzt werden muss. Die Ätzschritte müssen immer auf die jeweilige Schicht abgestimmt werden, was die Prozessführung erheblich erschwert [79].
Abbildung in dieser Leseprobe nicht enthalten
Abb. 10: TSV-Integrationsszenarios [11]
Weitere technische Herausforderungen:
Die Herstellung von TSVs ist aber nicht die einzige technologische Hürde, welche es zu überwinden gilt. Nach der Herstellung der Durchkontaktierungen (TSVs) und der RDL folgt in der Prozesskette das Stapeln der vereinzelten Chips. Hier ist es nicht nur die Problemstellung, dass der Prozess der Verbindungstechnologie (z.B. Kupfer-Kupfer-Bonden) beherrscht werden muss. Zusätzlich muss mit der Verwölbung der einzelnen dünnen Chips umgegangen werden, so dass keine kalten Lötstellen entstehen. Darüber hinaus sind durch das Bonden erzeugte thermo-mechanische Spannungen auf ein Minimum zu reduzieren.
Im Zusammenhang mit dem Stapelprozess stellt sich zusätzlich die Frage, wann die Chips getestet werden sollen? Die Verwendung von Known-Good-Dies[12] (KGD) für das Stapeln kann die Ausbeute enorm erhöhen [80]. Dem stehen von Testnadeln verursachte mechanische Beschädigungen entgegen, welche den späteren Stapel- bzw. Verbindungsprozess stören können.
Das herausforderndste technologische Problem für den Betrieb von 3D-Architekturen ist die Kühlung von Chipstapeln mit mehreren Logikkomponenten. Für den kompakten Aufbau aus dünnen und gestapelten Chips erscheinen herkömmliche Kühlkonzepte nicht effizient genug. Forschungen konzentrieren sich hierbei auf die Verwendung fluidischer Kühlkreisläufe. [15–17]
Dünne Wafer mit genügend Steifigkeit, Lötpasten mit flexibleren Schmelz- und Bondeigenschaften sowie Lösungen für die Wärmeverteilung und die zerstörungsfreie Prüfung während der Fertigung sind zusammenfassend die Hauptanforderungen der Industrie. [81]
2.1.2 Hypothese zum thermo-mechanischen Verhalten beim TSV-Annealing
In den vorangegangenen Abschnitten wurde das TSV-Annealing nach dem galvanischen Füllen und der CMP bereits mehrfach erwähnt. Dieser zusätzliche Heizschritt mit anschließender CMP ist notwendig, um das abgeschiedene Kupfer in den TSVs thermisch zu stabilisieren (Abschnitt g - i in Abb. 8 im vorangegangenen Abschnitt). Ohne diesen Zwischenschritt können Prozesse mit thermischem Eintrag dazu führen, dass sich das Kupfer ungewollt aus der Bohrung heraus verformt. Die auf diese Weise entstandene Cu-Protrusion erzeugt Delaminationen und Risse in darüber liegenden Schichtsystemen. [38]
CTE-Mismatch und plastische Verformung des Kupfers:
Grundlage dieses Mechanismus bildet der CTE-Mismatch von Cu-SiO2-Si im Schichtsystem der TSVs. Aufgrund der unterschiedlichen thermischen Ausdehnungskoeffizienten dehnt sich Kupfer beim Heizen bedeutend stärker aus als die umliegenden Materialien. Auf diese Weise bilden sich mechanische Spannungen. Demnach liegt es nahe die Entstehung der Cu-Protrusion als Ergebnis plastischer Verformung des Kupfers zu erklären. Jedoch ergaben FE-Berechnungen mit messdatenbasierten Materialmodellen viel geringere Beträge für die Protrusion als Vergleichsmessungen an entsprechenden Proben. Das für die Simulationen angenommene plastische Verformungsverhalten von Cu kann demnach nicht die alleinige Ursache für die Entstehung der Cu-Protrusion sein. In vielen Arbeiten wurde aus diesem Grund das Materialverhalten von Kupfer über Optimierungsalgorithmen angepasst, so dass die Simulationsergebnisse mit Messdaten aus Waferkrümmungsmessungen oder Protrusionsmessungen übereinstimmten. [43], [46], [47]
Annealingverhalten von Kupfer:
Abbildung in dieser Leseprobe nicht enthalten
Abb. 11: Entwicklung unterschiedlicher Materialeigenschaften während des Annealing [82], [83]
Einen weiteren Ansatz zur Erläuterung dieses Phänomens liefert das Annealingverhalten von Kupfer. Abb. 11 stellt die Entwicklung unterschiedlicher Eigenschaften von kaltverformtem Kupfer dar und geht von einer konstanten Verweildauer bei jeder Temperatur aus. Dabei soll von einer betragsmäßigen Charakterisierung abgesehen und nur die relative Änderung der jeweiligen Eigenschaft durch thermische Anregung betrachtet werden. Nach der Temperaturregion unterteilt lassen sich so drei Phasen unterscheiden: Im Bereich unterhalb der Rekristallisationstemperatur TR kommt es hauptsächlich zu einem Spannungsabbau im Kupfer. Die thermische Anregung erleichtert Diffusionsvorgänge und Gitterstörungen können ausheilen. Zusätzlich kommt es in der Phase der Kristallerholung nur zu leichten Änderungen der mechanischen Eigenschaften des zuvor durch die Kaltverformung kinematisch verfestigten Materials. Wird die Rekristallisationstemperatur erreicht, kommt es zu einem sprunghaften Abfall von Härte und Zugfestigkeit während die Duktilität stark zunimmt. Das Kristallgefüge wird umgebaut und intrinsische Spannungen werden abgebaut. Im Temperaturbereich oberhalb TR ist vor allem das Kornwachstum charakteristisch. Angaben zur Rekristallisationstemperatur von reinem Kupfer variieren dabei in einem Bereich von 180 - 270 °C. Im Allgemeinen gilt, dass ein hoher Grad an Verformung TR herabsetzt, während Verunreinigungen oder zusätzliche Bestandteile in der Kupferkristallstruktur zu einem Anstieg führen. Zudem führt eine Verlängerung der Annealingzeit zum Absinken von TR. Die Annealingtemperatur und die Korngröße vor der Wärmebehandlung sind als weitere Faktoren zu nennen. [83–87]
Selfannealing:
Das beschriebene Verhalten beim Annealing gilt vor allem für kaltverformtes Kupfer im makroskopischen Maßstab. Für das galvanisch abgeschiedene Cu in TSVs ist beim Annealing keine vollständige Rekristallisation zu erwarten. Nach dem galvanischen Abscheideprozess ist das Cu jedoch so instabil, dass sich die Mikrostruktur schon bei Raumtemperatur entwickelt. Das sogenannte Selfannealing führt zu unkontrolliertem und ungleichmäßigem Kornwachstum [88]. Als Einflussfaktoren gelten das Isolation-Barriere-Seed-Schichtsystem, die Kupfervolumen, die Substratgeometrie, Verunreinigungen im Kupfer, die Elektrolytchemie und darauf abgestimmte Abscheideparameter [89–91]. Viele Quellen berichten, dass dieser Vorgang über eine Zeitspanne von mehreren Tagen andauern kann [92–95]. Um gleichmäßige physikalische Eigenschaften zu erhalten, muss ein Annealing durchgeführt werden. Auch im Fall von galvanisch abgeschiedenem Kupfer kommt es dabei zum Abbau von intrinsischen Spannungen durch das Ausheilen von Kristallbaufehlern [95], [96]. Kornwachstum und damit verbundene Änderungen von physikalischen Eigenschaften sind mit dem Überschreiten von TR ebenfalls zu erwarten [97], [98].
Spannungsentwicklung während des Annealing / Hypothese:
Abb. 12 stellt die prinzipielle Entwicklung von biaxialen Schichtspannungen von Cu-Dünnschichten auf Siliziumsubstrat dar und demonstriert, dass das Annealingverhalten von Kupfer auch bei flächig abgeschiedenen Dünnschichtfilmen eine Rolle spielt. Für das Kupfer in TSVs kann eine tendenziell ähnliche Entwicklung angenommen werden [99]. Allerdings sind aufgrund der Formgebung neben der horizontalen Verspannung noch vertikale und Scherspannungskomponenten zu erwarten. Es wird angenommen, dass die Verläufe sich ähneln, da die Waferkrümmung beim Annealing im Wesentlichen durch horizontale Spannungen hervorgerufen wird.
Im abgebildeten Spannungsverlauf kann man während des 1. Annealings beobachten, wie sich eine Druckspannung im Kupfer aufbaut. Dies ist auf den bereits angesprochenen CTE-Mismatch zurückzuführen, da sich Kupfer stärker als die restlichen Materialien des Schichtsystems ausdehnt. Im Bereich um die Rekristallisationstemperatur TR kann man einen deutlichen Rückgang der Druckspannung beobachten. Wird die Probe bei Annealingtemperatur gehalten, kommt es zu einem weiteren Abbau der mechanischen Spannung. Das abgebildete Verhalten im Bereich zwischen TR und TAnnealing ist auf das zuvor erläuterte Annealingverhalten des Kupfers zurückzuführen. Aufgrund des Abbaus von Kristallbaufehlern, können die durch den CTE-Mismatch hervorgerufenen Druckspannungen abgebaut werden. Auf die TSV-Strukturen übertragen, kann in diesem Temperaturbereich davon ausgegangen werden, dass die Kupferprotrusion entsteht. Die starke thermische Ausdehnung des Kupfers führt dazu, dass bei Annealingtemperatur das Volumen des Kupfers größer als das Volumen der Ätzung im Silizium ist. Der Ausgleich dieses Missverhältnisses wird durch die mehrfach angesprochenen Mechanismen des Kristallfehlerabbaus und elastisch-plastischer Deformation im Kupfer herbeigeführt. Da die TSV-Struktur zu diesem Zeitpunkt in der Fertigung nur eine Öffnung im Siliziumsubstrat besitzt, erfolgt die Verformung und das Kornwachstum aus der Ätzbohrung heraus.
Abbildung in dieser Leseprobe nicht enthalten
Abb. 12: Tendenzielle Entwicklung der mechanischen Spannung von Cu-Dünnschichtfilmen als Funktion der Temperatur während des Annealing. Der Verlauf wurde auf Grundlage der Messergebnisse in [43], [96], [100] erstellt.
Der Abbau von Kristallbaufehlern und das Kornwachstum stoppen, wenn die Abkühlung eingeleitet wird. Ohne diesen Ausgleichsmechanismus ist der CTE-Mismatch für die Weiterentwicklung der mechanischen Last maßgebend, da innere Spannungen nicht mehr abgebaut werden können. Das bei Annealingtemperatur spannungsarme Kupfer zieht sich nun stärker als die umliegenden Schichten zusammen. Für Kupfer ist bei diesem Vorgang nur das elastisch plastische Verformungsverhalten mit kinematischer Verfestigung anzunehmen. Infolgedessen baut sich in einer Kupferdünnschicht eine Zugspannung auf. Das Ergebnis des Annealing ist eine deutlich höhere Verspannung des Schichtsystems im Vergleich zum Ausgangszustand. Bei weiteren Annealingdurchläufen beschreibt der Verlauf der Spannung eine Hysterese entlang der grauen Kurve und der schwarz gezeichneten Abkühlcharakteristik. Wenn im ersten Durchlauf bei Annealingtemperatur TAnnealing noch nicht alle Spannungen im Kupfer abgebaut wurden, setzen sich der Abbau von Kristallbaufehlern und das Kornwachstum bei dieser Temperatur fort. In diesem Fall würde sich die, aus dem Abkühlvorgang resultierende, Zugspannung sowie die Protrusion erneut erhöhen. Im dargestellten Szenario wurde dieser Punkt jedoch schon erreicht und das Kupfer beschreibt beim Annealing immer die gleiche Hysterese. Erst bei einer Erhöhung der Annealingtemperatur TAnnealing kommt es zu einer Veränderung der Charakteristik [96], [100].
Nachweis des angenommenen Annealingverhaltens für TSV-Strukturen:
Im Rahmen dieser Arbeit soll die vorgestellte Hypothese durch geeignete Experimente und eine entsprechende Charakterisierung überprüft werden. Auf Basis des Annealingverhaltens von Kupfer sollten sich so Temperatur- und Zeitabhängigkeiten für die Chipverwölbung und Cu-Protrusion feststellen lassen (Abschnitt “3.1 Einfluss von Annealingtemperatur und -dauer “). Da ein Abbau von intrinsischen Spannungen beim Annealing stattfindet, sollte sich der CTE-Mismatch erst beim Abkühlen bemerkbar machen. Je höher die Annealingtemperatur ausfällt, desto stärker der Spannungseintrag durch den Mismatch. Dies sollte dann eine erhöhte Chipkrümmung und Protrusion nach dem Prozess erzeugen. Änderungen in der Kornstruktur sollten nur beim Annealing oberhalb der Rekristallisationstemperatur auftreten, wobei auch hier eine Abhängigkeit von Temperatur und Dauer des Annealing Einfluss auf die Kupferkornstruktur haben wird.
Aufgrund des Kenntnisstandes beim Cu-Selfannealing ist davon auszugehen, dass die Abscheidebedingungen und das Schichtsystem ebenfalls einen Einfluss auf das Annealingverhalten besitzen. Dabei konzentriert sich diese Arbeit ausschließlich auf die Charakterisierung galvanisch gefüllter TSVs. Da beim Plating die Abscheideparameter immer auf die verwendeten Elektrolyte abgestimmt werden, sind diese als ein Haupteinflussfaktor für das entstehende Gefüge zu sehen. Je nach Zusammensetzung der Elektrolyte werden bei der Kupferabscheidung auch Fremdatome mit abgeschieden, welche Einfluss auf das entstehende Kristallgefüge haben. Infolgedessen werden auch das Selfannealing und das Annealingverhalten beeinflusst. Experimente an entsprechend unterschiedlichen Proben sollen feststellen, ob sich Unterschiede in der jeweiligen Annealingcharakteristik ergeben. Die entsprechende experimentelle Umsetzung wird in Abschnitt “3.3 Einfluss von Elektrolytchemie und Kupfer-Overburden “ vorgestellt.
Das angenommene Verhalten des Kupfers kann auch mit der Hilfe von FE-Simulationen überprüft werden. So kann der Spannungszustand im Silizium nach der Abkühlung von Annealingtemperatur TAnnealing berechnet werden. Unter Annahme der vorgestellten Hypothese kann man bei TAnnealing von einem spannungsarmen Zustand ausgehen und konstantes Materialverhalten für die Abkühlung erwarten. Auf Grundlage dieser theoretischen Vorbetrachtungen kann ein entsprechendes Modell implementiert werden. Die Validierung der Simulationsergebnisse erfolgt im Vergleich zu µRS-Messungen an TSV-Proben nach dem Annealing. In den Abschnitten “3.4 Messung mechanischer Spannungen mit µRS “ und “4 Finite Elemente Modellierung des TSV-Annealing “ wird dieser kombinierte Ansatz vorgestellt. Von diesen Berechnungen ausgehend, lassen sich zudem geometrische Parameter wie Schichtdicken, TSV-Pitches und –Radien in ihrer Auswirkung auf das Siliziumsubstrat untersuchen.
2.2 Mechanische und strukturelle Charakterisierung des TSV-Systems
Herstellungsprozesse der Halbleiterindustrie tragen oft mechanische Spannungen in die gefertigten Strukturen ein, welche ein Risiko für die fehlerfreie Funktion und die Zuverlässigkeit der Schaltkreise darstellen. Der Charakterisierung von spezifischen Spannungszuständen in Prozessabläufen kommt dementsprechend eine große Bedeutung zu. Allerdings ist man in den Möglichkeiten zur Spannungs- und Dehnungsmessung im Mikro- bis Nanometerbereich sehr stark limitiert. Viele Methoden sind in Hinsicht auf Materialien, räumliche Auflösung und Messempfindlichkeit beschränkt oder Wissen über die Spannungshistorie in der entsprechenden Prozesskette wird benötigt. [101], [102]
Für die Prozessoptimierung sind Messungen der mechanischen Spannung allein nicht ausreichend. Zusätzlich muss grundsätzliches Wissen über das Verhalten der beteiligten Materialien gesammelt werden. Aus der Kombination mehrerer Ansätze erhält man ein umfassendes Bild der thermo-mechanischen und strukturellen Vorgänge während eines Prozesses und schafft damit die Grundlage für eine effektive Optimierung.
Nachfolgend stehen Ansätze im Fokus, die zu einer strukturellen und mechanischen Charakterisierung des TSV-Annealings beitragen. Ziel ist, das Materialverhalten von Kupfer näher zu charakterisieren und in Kombination mit einer Spannungsanalyse den Einfluss von Prozessparametern und geometrischen Abmaßen von TSVs zu evaluieren.
2.2.1 Optische Oberflächenanalyse
Ein leistungsfähiges und zerstörungsfreies Verfahren zur Charakterisierung von Oberflächen ist die optische 3D-Profilometrie. Basierend auf dem konfokalen Messprinzip können hochaufgelöste und schnelle Messungen durchgeführt werden. Dabei beleuchtet eine Lichtquelle das Objekt und das reflektiere Licht gelangt über eine Lochblende auf den Detektor. Bei der Vermessung von Oberflächen und Objekten misst ein Sensor erhöhte Lichtintensität, wenn sich das Objekt im Fokus befindet. Außerhalb des Fokus wird keine Intensität detektiert (Konfokalsensor). Bei der Verwendung chromatischer Sensoren wird ebenfalls mit einem konfokalen Prinzip gearbeitet. Dazu wird die Funktion der Lochblende durch ein Objektiv mit hoher chromatischer Aberration übernommen. Unterschiedliche Höhen können dann durch ein Spektrometer über Farbunterschiede erfasst werden. Dies ermöglicht eine Darstellung von Objekten in verschiedenen Entfernungen, ohne dass eine Abtastung der optischen Achse benötigt wird. Je nach Auswertung können nach der Messung Flächentopografien oder Höhenprofile ausgewertet werden. [103], [104]
Um die Entwicklung der Oberfläche während einer Temperaturbelastung zu untersuchen, eignet sich zudem die Moire-Technik. Dabei handelt es sich ebenfalls um ein zerstörungsfreies optisches Prüfverfahren, welches die geometrische Interferenz zwischen einem Referenzgitter und seinem Schatten auf der zu messenden Probe nutzt. Mit dem Messsystem ist es möglich, relative vertikale Verschiebungen beim Durchlauf von Temperaturzyklen zu messen. [105]
Kupferprotrusion:
Erster Schritt bei der Oberflächencharakterisierung ist die Messung der Kupferprotrusion. Abb. 13 zeigt die dreidimensionale Darstellung einer Probe nach dem Annealing. Es ist deutlich zu erkennen, dass das Kupfer aus den Öffnungen ausgetreten ist. Für die Auswertung dieser Protrusion (siehe Abb. 14) wurden Höhenkarten der TSV-Öffnungen erstellt. Aus Profilen der einzelnen Substratoberflächen wurden danach die durchschnittlichen Höhen der Kupferprotrusion gemessen.
Abbildung in dieser Leseprobe nicht enthalten
Abb. 14 a und b: Höhenkarte (a) nach dem Annealing (2h @ 250 °C). Der graue Pfeil markiert das abgeleitete Profil in (b).
Chipkrümmung:
Für die Untersuchung der Chipkrümmung werden die Rückseiten der Proben mit einem Konfokalsensor vermessen. Wie schon bei der Ermittlung der Kupferprotrusion liegt auch hier das gleiche Verfahren für den Messablauf zugrunde. Um eine qualitativ bessere Beurteilung der Verwölbungsentwicklung für unterschiedliche Annealingkonditionen zu erhalten, können laut Abb. 15 a die Biegehöhen hB oder die Biegeradien RB der Probendiagonalen ermittelt werden. Des Weiteren kann man die Krümmung k = 1/RB berechnen (siehe Abb. 15 b und c) [95], [106]. Ein Anstieg der mechanischen Verspannung zeichnet sich folglich auch durch einen Krümmungs- und Biegehöhenanstieg aus.
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Abb. 15 a-c: Definition der Krümmungsmaße Biegeradius RB und Biegehöhe hB (a) und Ableitung eines konkaven Profils (c) aus der Höhentopgraphie einer unprozessierten Chiprückseite (b). Chipmaße: 3 cm x 3 cm x 700 µm.
Anhand dieser Messergebnisse auf Spannungswerte zu schließen, ist nicht trivial [107–109]. Theoretische Grundlagen existieren für die Betrachtung dünner Schichten auf einem Substrat. Durch eine thermische Last entwickelt sich eine biaxiale Verspannung sf innerhalb des dünnen Films. Unter der Annahme, dass die Schichthöhe des Films hf viel geringer ist als die Substrathöhe hS, verhält sich die äquibiaxiale Spannung sf proportional zur Krümmung, welche durch die Filmabscheidung hervorgerufen wurde [95], [106], [110]:
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Der Sachverhalt kann durch die Stoney-Formel beschrieben werden, wobei BS der Biaxialmodul des Substrates ist. k0 steht in diesem Zusammenhang für die Krümmung vor der thermischen Belastung, während k den Wert danach beschreibt. Eine weitere Voraussetzung ist, dass die Dehnung über die gesamte Schichtdicke hinweg konstant ist [110]. Leider kann dieser Sachverhalt nicht auf die TSV-Geometrie übertragen werden. Durch die geometrischen Gegebenheiten ist eine dreidimensionale Spannungsverteilung zu erwarten.
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Abb. 16: Spannungskomponenten in der Siliziumperipherie von TSVs [111].
Wie die Abb. 16 zeigt, sind nach de Wolf und Wilson et al. unter Annahme eines zylindrischen Koordinatensystems Spannungen in Umfangs-, Radial- und Axialrichtung zu erwarten [111], [112]. Die Ausprägung der Verwölbung wird dabei maßgeblich durch die Umfangs- und Radialkomponenten (in der Abbildung: sC und sR) herbeigeführt. Aufgrund dieser komplexen Voraussetzung kann nicht auf Stoney‘s Verhältnis zurückgegriffen werden. Lu und Che et al. ermöglichen die Spannungsanalyse durch unterstützende FE-Simulationen [33], [106]. Da im Rahmen dieser Arbeit vor allem die Spannungsverteilung im Siliziumsubstrat im Mittelpunkt steht, soll dieser Ansatz über Stoney‘s Gleichung nicht weiter verfolgt werden. Krümmungsanalysen sollen jedoch tendenzielle Aussagen ermöglichen. Wie bereits erwähnt, deutet ein Anstieg der Krümmung auf zusätzlichen Spannungseintrag im Schichtsystem der TSVs hin. Entgegengesetzt dazu lässt eine Abnahme der Krümmung unter Ausschluss von Delaminationen auf einen Spannungsabbau schließen.
2.2.2 Elektronenrückstreubeugung (EBSD)
Bei EBSD-Untersuchungen werden die Proben mit einem Neigungswinkel von 70 ° im REM eingespannt und gescannt. Der einfallende Elektronenstrahl streut unelastisch an den Atomen der abgetasteten Probenoberfläche und unter Bragg-Bedingungen kommt es zu einer konstruktiven Interferenz. Mit Hilfe eines Phosphorschirms kann dieses Beugungsbild (sog. Kikuchi-Muster) aufgenommen werden. Darin sind alle Winkelbeziehungen des abgetasteten Kristalls enthalten. Die prinzipielle und reale Versuchsanordnung sind in Abb. 17 a und b dargestellt. [101], [102], [113]
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Abb. 17 a und b: Aufbau und Funktionsweise von EBSD-Untersuchungen (a) als Prinzip und (b) realer Versuchsanordnung im REM (Zeiss Supra 40VP in Kombination mit EDAX-TSL-System) (b) [113], [114].
Durch die Untersuchung im Rasterelektronenmikroskop ist die prinzipiell mögliche laterale Auflösung mit 20-50 nm sehr hoch [101]. Die Qualität der Kikuchi-Muster und somit auch der Messung hängt maßgeblich von der Probenpräparation ab. Im Rahmen dieser Arbeit wurde aus diesem Grund die klassische metallographische Präparation durch eine Vibrationspolitur ergänzt. Durch dieses Vorgehen konnte eine entsprechende Probenqualität für die EBSD-Messung bereitgestellt werden. Veränderungen der Kornstruktur durch den Schleifprozess während der Präparation konnten so abgetragen werden, ohne weitere Verfälschungen des Gefüges herbeizuführen. Die Grafiken in Abb. 18 stellen Messergebnisse der unterschiedlichen Präparationsverfahren gegenüber. Es ist zu erkennen, dass nach der metallographischen Standardpräparation Kratzer im Kupfer zu Fehlinterpretationen in der Messung führen. Bei der Betrachtung der oberen Zeile erkennt man diese Probenbeschädigung durch Kratzer. Allgemein weist eine helle Farbgebung auf sehr gute Kikuchi-Muster hin. Da in entsprechenden Bereichen die Bildqualität der einzelnen Kikuchi-Muster stark abnimmt, sind diese Bereiche in der Grauwertbewertung der Bildqualität dunkler dargestellt. Derartige Fehlerquellen werden durch die gesamte Analyse getragen und führen zu verfälschten Werten bei der Betrachtung von Korngrenzen oder -größen. In der abgebildeten inversen Polfigur (IPF[13] ) für die metallographische Präparation erkennt man, dass im Bereich der Kratzer falsche Orientierungen detektiert werden. Durch eine zusätzliche Vibrationspolitur werden derartige Fehlereinflüsse stark reduziert. Wie die unteren Abbildungen aufzeigen, können auf diese Weise auch sehr feine Kornstrukturen vermessen werden. Alternativ zu dem angesprochenen Präparationsverfahren können auch FIB[14] -Schnitte angefertigt werden [48], [115]. Der Materialabtrag mittels Ionenstrahl gewährleistet, dass die Kornstruktur keine Änderungen durch mechanisches Einwirken erfährt. Allerdings ist der Zeit- und Kostenaufwand für die Präparation mehrerer TSV-Querschnitte erheblich höher als bei der metallographischen Vorgehensweise.
Die Minimierung von Rauscheinflüssen in der Bildgebung der Kikuchi-Muster durch Hoch- und Tiefpassfilter ist eine weitere Möglichkeit, die Qualität der Messung zu beeinflussen. Für die Durchführung der Messung muss zudem berücksichtigt werden, dass der Einfluss eines Probendrifts möglichst gering gehalten werden muss. REM-Aufnahmen vor und nach der Messung erlauben entsprechende Aussagen. [101], [102]
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Abb. 18: Vergleich von Messergebnissen unterschiedlicher Präparationsvariationen für TSV-Abschnitte (ø = 20 µm)
Basierend auf diesem Prinzip ist es möglich, die Kristallstruktur der präparierten Proben hinsichtlich der auftretenden Orientierungen zu charakterisieren. Mit Hilfe von inversen Polfiguren wie sie in Abb. 18 und Abb. 19 zu sehen sind, werden diese üblicherweise dargestellt. Die Probenrichtung wird dabei in einem kristallfesten Koordinatensystem farbkodiert abgebildet. Beispielsweise erhalten in einer IPF (001) (siehe Abb. 18 und Abb. 19a) Kristalle die Farbe Blau, wenn deren 111-Achse normal zur Probenoberfläche orientiert ist. Neben den Orientierungen einzelner Körner können auch die Winkelbeziehungen der gesamten Struktur betrachtet werden. Anhand der gefundenen Orientierungsunterschiede können Korngrenzen und Kornstrukturen abgeleitet werden, wie in Abb. 19 b zu sehen ist. Eine detailliertere Auswertung ermöglicht dann die Erhebung von Korngrößenverteilungen in Abb. 20. So kann festgestellt werden wie oft spezifische Korngrößen (Durchmesser oder Fläche) im gemessenen Gefüge auftreten. Der Vergleich dieser Korngrößenverteilungen vor und nach dem Annealing des Kupfers ermöglicht Aussagen über das Kornwachstum.
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Abb. 19 a-c: Ergebnisse einer EBSD-Messung: (a) Inverse Polfigur (001), (b) Kornstrukturkarte und (c) Zwillingsgrenzen
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Abb. 20: Korngrößenverteilung nach 30 min Annealing bei 400 °C
Mit Hilfe der Orientierungsunterschiede (engl.: misorientation angle and -axis) lassen sich noch weitere Zusammenhänge benachbarter Körner ableiten. So sind Kleinwinkelkorngrenzen mit einem Orientierungsunterschied <15° dadurch gekennzeichnet, dass die Grenze durch eine Reihe von Versetzungen aufgebaut ist. Die entstehenden Winkel sind an die Abstände der Versetzungen gekoppelt. Großwinkelkorngrenzen hingegen können nicht ausschließlich durch Versetzungen gebildet werden. Theoretisch ist so jeder beliebige Winkel zwischen den Körnern möglich, jedoch kommt es in der Realität zur Ausbildung bevorzugter Winkellagen. Koinzidenzgrenzen stellen in diesem Zusammenhang eine spezielle Klasse der Korngrenzen dar, bei welchen einige Atompositionen zweier benachbarter Kristallgitter entlang der Grenze koinzident sind. Die Dichte der Koinzidenzpunkte S ist dabei durch das Verhältnis der Volumen der Elementarzellen von Koinizidenzgitter zu Kristallgitter definiert. Je kleiner S ausfällt, umso geordneter ist die Korngrenze. Für Kupfer mit einer kubisch-flächenzentrierten Elementarzelle stellen die in Tab. 2 aufgezählten CSL-Grenzen (coincident site lattice boundaries) typische Zwillingsgrenzen dar. Es wird ersichtlich, dass trotz großer Orientierungsunterschiede, ein physikalischer Zusammenhang zwischen den Kristallgittern besteht. Anhand der Auswertung der Zwillingsgrenzenlängen, wie sie stellvertretend in Abb. 19 c dargestellt sind, kann man erkennen, dass Kupfer bei der galvanischen Abscheidung stark zur Ausbildung solcher Zwillingsgrenzen neigt. Aus diesem Grund wurde sich bei den Untersuchungen besonders auf diese Kristallgitterfehler konzentriert. [83], [98]
[...]
[1] Mooresches Gesetz: 1965 von Gordon Moore verfasst, sagt das Gesetz eine Verdopplung der Schaltkreiskomponenten auf einem Computerchip aller 18-24 Monate voraus.
[2] Robert Colwell ist Leiter des Microsystems Technology Office einer Abteilung der Defense Advanced Research Projects Agency und war bis zum Jahr 2001 Chefarchitekt bei Intel.
[3] John Gustafson war bis 2013 Chief Grafik Produkt Architekt und Senior Fellow bei AMD. Vorher hatte er leitende Stellen als Direktor bei Intel Labs-SC, Geschäftsführer von Massively Parallel Technologies sowie technischer Leiter bei ClearSpeed Technology inne.
[4] Heterogener Chip: gemeint ist hier die Herstellung eines Chips/Package, wobei einzelne Prozessschritte der Halbleitertechnik von unterschiedlichen Unternehmen ausgeführt werden.
[5] Heterogenes 3D-Package: gemeint ist hier die Zusammensetzung mehrerer Einzelkomponenten unterschiedlicher Hersteller zu einem SiP.
[6] Pitch: Mitte zu Mitte Abstand von Verbindungsstrukturen wie Pads, TSVs oder Lotballs.
[7] DRIE: Bei diesem Trockenätzverfahren wird SF6 in Trägergas wie z.B. Argon mit dem Si-Substrat in Berührung gebracht. Durch ein Hochfrequenzplasma entsteht ein reaktives Gas. Beim Anlegen eines elektrischen Feldes überlagern sich ein anisotroper Materialabtrag durch das Sputtern von Ar-Ionen und eine chemisch isotrope Ätzreaktion durch Radikale des SF6. Im Passivierungsschritt wird dem Ar-Gas C4F8 hinzugefügt, welches im Plasma aktiviert wird und eine Polymerschicht auf dem Substrat ausbildet. Alternativ kann die Passivierung auch mit CF4/H2 erfolgen. Im abermals folgenden Ätzschritt wird die Passivierungsschicht am Grabenboden viel stärker angegriffen als die Seitenwände des Grabens. Zurückzuführen ist dies auf die gerichtete physikalische Komponente (Ar-Ionen). Beide Schritte werden solang abwechselnd wiederholt, bis die gewünschte Graben- bzw. Bohrungstiefe erreicht wurde. [50]
[8] Seedschicht: Startschicht für die galvanische Abscheidung, welche im Prozess als Kathode fungiert.
[9] Aspektverhältnis: Gibt im Zusammen mit TSV das Verhältnis Tiefe: Durchmesser an.
[10] Back-End-of-Line: Fasst die Schritte der Waferprozessierung zusammen, welche zur Herstellung der Verdrahtung angewendet werden. [74]
[11] Front-End-of-Line: Überbegriff für die Prozesskette zur Herstellung elektrisch aktiver und passiver Bauelemente wie z.B. Transistoren, Kondensatoren oder Widerstände.
[12] Known-Good-Die: Bezeichnet hier einen integrierten Schaltkreis, welcher bereits vor Einbau in das Package durch entsprechende Tests als fehlerfrei qualifiziert wurde.
[13] IPF – Inverse Polfigur: Farben sind spezifischen Kristallorientierungen zugeordnet.
[14] FIB – Focused Ion Beam / Ionendünnung: Im dargestellten Zusammenhang ein Verfahren zum Materialabtrag, welches jedoch auch zur Bildgebung und Analyse eingesetzt werden kann. Das Prinzip ähnelt dem Rasterelektronenmikroskop und die Strahlenbündelung erfolgt über elektrostatische und magnetische Linsen. Jedoch kommen bei dieser Technologie hauptsächlich Gallium- oder Helium-Ionen zu Anwendung. Aufgrund der höheren Masse der Ionen sind die Wechselwirkungen mit der Probenoberfläche bedeutend größer als bei Elektronenstrahlen. So kann das Prinzip für die Materialbearbeitung bzw. Präparation von Proben eingesetzt werden und zählt zu den Trockenätzverfahren. [115]
- Arbeit zitieren
- Peter Sättler (Autor:in), 2015, Thermo-mechanische und mikrostrukturelle Charakterisierung von Kupfer-Durchkontaktierungen im Silizium (Through Silicon Vias), München, GRIN Verlag, https://www.grin.com/document/321671
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