Ziel des Praktikums ist die Realisierung einer algorithmischen Aufgabenstellung als integrierter Schaltkreis (engl. Integrated Circuit - IC). Der Entwurf und die Verifikation des Schaltkreises bzw. Prozessors erfolgt im ASIC (engl. Application Specific Integrated Circuit) mit Standardzellen in 0.35 µm CMOS-Technologie mit der EDA-Software CADENCE. Die Entscheidung für die numerische mathematische Rechenvorschrift fiel zu gunsten der Polynomdivision aus. Der Algorithmus führt mit einer zum Teil vorgegebenen Speicherbelegung Operationen durch und speichert das Ergebnis wieder im Hauptspeicher ab. Dabei wird ein vertiefender Einblick in den Entwurf komplexer VLSI-Schaltungen vermittelt. Der Entwurfsfluss (Designflow) erfolgt nach der Top-down Strategie. Das Top-Down-Design beginnt mit der Formulierung eines Überblicks über das System, wobei Details zunächst vernachlässigt werden. Anschließend erfolgt die Unterteilung in Abschnitte, wobei die gewünschte Funktionalität zunächst umgangssprachlich angegeben wird. Im Folgenden werden diese Abschnitte genauer ausformuliert, bis schließlich die komplette, detaillierte Spezifikation des Algorithmus erreicht ist. Bei der Top-Down-Methode liegt der Schwerpunkt auf Planung und Verständnis des Systems.
Inhaltsverzeichnis
1. Einleitung
2. Aufgabenstellung
2.1. Der Algorithmus im Detail
2.2. Der Algorithmus am Beispiel
2.3. Der Algorithmus in Java
3. Entwurf
3.1. Entwurfsziele
3.2. Generelle Überlegungen
3.3. Speicheraufteilung
3.3.1. Grobe Speicheraufteilung
3.3.2. Detaillierte Speicheraufteilung
3.4. Struktogramm
3.5. Datenflussgraph
3.5.1. Datenflussgraph ohne Anpassung
3.5.2. Datenflussgraph mit Anpassung
3.5.3. Ausblick - Datenflussgraph der Implementierung
3.6. Register-Transfer-Folgen und Buszuordnung
3.6.1. RT-Folgen
3.6.2. Buszuordnung
3.7. Zustandsgraph
3.8. Datenpfad
3.9. Finite State Machine
3.9.1. Zustandscodierung
3.9.2. Zustandsautomat mit JK-FlipFlops
3.10. Logikfunktionen der Flipflops
3.11. Steuerlogik
3.12. Top-Zelle
4. Implementierung und Simulation - Arbeitsschritte mit Cadence
4.1. Realisierung des Datenpfades mit Schematic
4.2. Verhaltensbeschreibung in Verilog
4.2.1. Beschreibung der Steuerlogik
4.2.2. Beschreibung der Zustandsmaschine
4.3. Realisierung der Zustandsmaschine in Schematic
4.4. Realisierung der Top-Zelle in Schematic
4.5. Verilog-Simulation
4.5.1. Steuerlogik Test
4.5.2. Zustandsmaschine Test
4.5.3. Top-Zelle Test
5. Synthese
6. Zusammenfassung, Wertung und Ausblick
A. Werkzeuge und Hilfsmittel
B. Quelltexte Java Programm
B.1. 1. Version
B.2. 2. Version
C. RT-Folgen mit zwei Addierern
D. Quelltexte Verilog
D.1. Verilog-Beschreibung
D.1.1. Steuerlogik
D.1.2. Zustandsautomat
D.2. Verilog-Testbench
D.2.1. Steuerlogik_TB
D.2.2. Zustandsmaschine_TB
D.2.3. Top-Zelle_TB
D.3. Anfangsbelegung des Speichers zum Test
D.4. Netlist
E. Syntheseergebnisse
Zielsetzung & Themen
Die vorliegende Arbeit befasst sich mit der Entwicklung eines integrierten Schaltkreises für den Algorithmus der Polynomdivision. Das primäre Ziel ist die hardwarenahe Realisierung dieses mathematischen Algorithmus als ASIC in einer 0.35 µm CMOS-Technologie unter Verwendung des EDA-Software-Tools Cadence, wobei der Fokus auf einem effizienten, auf Top-down-Strategien basierenden Entwurfsfluss liegt.
- Entwicklung und Optimierung eines Algorithmus zur Polynomdivision
- Hardware-Entwurf (ASIC) mittels Top-Down-Design
- Implementierung des Datenpfades und der Steuerlogik (FSM)
- Durchführung von Verilog-Simulationen zur Funktionsverifikation
- Synthese und Layout-Planung der digitalen Gesamtschaltung
Auszug aus dem Buch
3.1. Entwurfsziele
Vor der Übertragung des Algorithmus in eine integrierte Schaltung ist es von großer Bedeutung diesen zu optimieren. Dabei sollen folgende Aspekte berücksichtigt werden:
• Hoher Durchsatz
• Gleichmäßig hohe Auslastung der Ressourcen
• Geringe Anzahl an Bussen und Bauteilen
• Geringe Anzahl an Steuerschritten
• Geringer Flächenbedarf der Schaltung
• Geringer Leerlauf der Komponenten des Datenpfades
• Wenige Ressourcen im Datenpfad
Ziel ist es vorrangig einen schnellen Schaltkreis zu entwerfen, der wenig Steuerschritte zur Abarbeitung benötigt und dennoch eine gute Ressourcenauslastung besitzt. Um dieses Ziel zu erreichen wird algorithmentechnisch und steuerlogisch optimiert.
Zusammenfassung der Kapitel
1. Einleitung: Dieses Kapitel erläutert die Aufgabenstellung der Belegarbeit und den Kontext der Entwicklung eines ASICs für die Polynomdivision.
2. Aufgabenstellung: Hier wird der mathematische Algorithmus der Polynomdivision definiert und die Anforderungen an die Speicherbelegung und Hardware-Implementierung beschrieben.
3. Entwurf: In diesem umfassenden Kapitel werden die Entwurfsziele, die Speicherstruktur, der Datenflussgraph, der Datenpfad, die Zustandssteuerung sowie der logische Entwurf der Top-Zelle detailliert erarbeitet.
4. Implementierung und Simulation - Arbeitsschritte mit Cadence: Dieses Kapitel dokumentiert die praktische Umsetzung des Entwurfs in Schematic-Views sowie die Verifikation durch umfassende Verilog-Simulationen.
5. Synthese: Der Abschnitt beschreibt die Überführung der Top-Zelle in eine synthesefähige Form und die Schritte zur Layout-Synthese für die fertige Schaltung.
6. Zusammenfassung, Wertung und Ausblick: Hier werden die Ergebnisse bewertet, der Erfolg der Implementierung festgestellt und mögliche zukünftige Optimierungen diskutiert.
Schlüsselwörter
Polynomdivision, ASIC, Schaltkreis, CADENCE, VLSI, Datenpfad, Zustandsautomat, FSM, Verilog, Synthese, Top-Down-Design, Hardware-Implementierung, CMOS, Register-Transfer-Folgen, Simulation.
Häufig gestellte Fragen
Worum geht es in dieser wissenschaftlichen Arbeit?
Die Arbeit behandelt die Entwicklung und Implementierung eines spezialisierten integrierten Schaltkreises (ASIC) zur automatisierten Durchführung der Polynomdivision.
Welche zentralen Themenfelder werden abgedeckt?
Zentral sind der algorithmische Entwurf, die hardwarenahe Speicherverwaltung, der Aufbau eines optimierten Datenpfades, die Implementierung einer Zustandsmaschine (FSM) und die anschließende Verifikation und Synthese mittels Cadence.
Was ist das primäre Ziel der Untersuchung?
Das Hauptziel ist die Realisierung eines effizienten Schaltkreises in 0.35 µm CMOS-Technologie, der den Algorithmus korrekt ausführt und dabei hohe Anforderungen an Ressourceneffizienz und Durchsatz erfüllt.
Welche wissenschaftliche Methode kommt zum Einsatz?
Es wird eine methodische Top-Down-Entwurfsstrategie angewandt, die von der algorithmischen Beschreibung über die Erstellung von Datenflussgraphen und Register-Transfer-Folgen bis hin zur Logiksynthese und Simulation reicht.
Was ist der Kerninhalt des Hauptteils?
Der Hauptteil konzentriert sich auf das systematische Design der Hardware-Architektur, angefangen bei der Speicheraufteilung über die Auslegung des Datenpfades und der Steuerlogik bis hin zur praktischen Implementierung in der EDA-Umgebung.
Durch welche Schlüsselwörter lässt sich die Arbeit beschreiben?
Die Arbeit lässt sich primär über Begriffe wie Polynomdivision, ASIC, VLSI-Schaltungstechnik, Datenfluss-Modellierung, FSM-Design und Verilog-Simulation definieren.
Welchen Einfluss haben die gewählten Speicheradressen auf den Entwurf?
Die Speicherbelegung muss strikt definiert sein, da ein großer linearer Speicher mit indirekter Adressierung verwendet wird. Die gewählten Offsets und Startadressen sind essenziell für die korrekte Datenverarbeitung im Datenpfad.
Warum ist die Wahl der Zustands-Codierung wichtig?
Die Verwendung von Gray-Code bei der Zustands-Codierung minimiert die Anzahl der Bit-Änderungen bei Zustandsübergängen, was die Effizienz der Schaltung durch weniger Schaltvorgänge verbessert.
Welche Rolle spielt die Verilog-Testbench?
Die Testbench ermöglicht eine umfassende Verifikation der Steuerlogik, der Zustandsmaschine und des Gesamtsystems unter kontrollierten Bedingungen, bevor das Design physisch realisiert wird.
- Quote paper
- Peter Hillmann (Author), 2010, Entwicklung eines integrierten Schaltkreises für den Algorithmus Polynomdivision, Munich, GRIN Verlag, https://www.grin.com/document/353347
