Diese Arbeit wurde im Institut für angewandte Funksystemtechnik (IAF) in Brauschweig im Zeitraum von September 2004 bis Januar 2005 angefertigt. Die Firma IAF führt anwendungsorientierte Forschungs- und Entwicklungsprojekte im Bereich der digitalen Funkübertragung durch.
Für den Aufbau von Experimentalsystemen für Forschungszwecke im Bereich Othogonal Frequency Division Multiplex (OFDM) Funkübertragungssysteme wurde eine universelle Field Programmable Gate Array (FPGA) Plattform entwickelt. Diese Plattform basiert auf Bausteinen der Firma Xilinx. Im Rahmen zukünftiger Projekte sollen sowohl der Media Access Control (MAC)-Layer als auch der Physical (PHY)-Layer für ein Ethernet Interface implementiert werden. Der Focus soll verstärkt auf integrierbare Lösungen, wie IP Cores, gelegt werden. Dabei wird die nach wirtschaftlichen Gesichtspunkten zweckmäßigste Lösung gesucht.
Zielstellung ist die Konzeption und Integration eines Ethernet Interface in einen Virtex2Pro FPGA auf dem vorhandenen Prototyping-Board unter Abwägung der Nutzung eines Intelectual Property (IP) Core, der die Aufgabe des Netzwerkcontroller mit MAC- und PHY- Funktionen übernimmt, gegenüber einer Hardwarelösung auf einer Aufsteckplatine.
Das Entwicklungsboard der Firma IAF soll als OFDM-Modem für Forschungszwecke eingesetzt werden. Die Ethernetschnittstelle stellt dann die Verbindung zur Außenwelt her.
Der momentan am weitesten verbreitete Standard für lokale Netze ist Ethernet. Er geht auf gemeinsame Spezifikationen von Intel, DEC und Xerox zurück. Der Name (Ether = Äther) weist noch auf die ersten Funknetze (ALOHA) hin.
Die Datenübertragung erfolgt mit dem CSMA/CD-Verfahren. Das Ethernet besteht physikalisch aus verschiedenen Typen von 50-Ohm-Koaxkabeln oder paarweise verdrillten Leitungen (Twisted-Pair), Glasfasern oder anderen Medien. Die Datenrate beträgt typisch 100MBit/s (früher 10MBit/s, gegenwärtig 100 und 1000MBit/s, zukünf-tig 10GBit/s).
Inhaltsverzeichnis
1 Einleitung
1.1 Motivation
1.2 Ziel
1.3 Generelle Herangehensweise
1.4 Abgrenzung
2 Ethernet
2.1 Überblick über IEEE 802.3 und OSI-Modell
2.1.1 Das OSI Referenz Modell
2.1.2 Logical Link Control
2.1.3 Medium Access Control
2.1.4 Physical Layer
2.2 Die IEEE 802 Standards und ihre Beziehung zu OSI
2.2.1 IEEE 802.3 Carrier Sense Multiple Access/ Collision Detection
2.2.2 IEEE 802.3x Full Duplex/ Flow Control
2.3 Die Schnittstellen in IEEE 802.3
2.3.1 Das Medium Independent Interface
2.3.2 Das Gigabit Medium Independent Interface
2.4 Auswahlkriterien für den Übertragungsstandard
2.4.1 Lösungsansätze
2.4.2 Berechnung der Übertragungsbandbreite
2.5 System on Chip (SoC)
2.5.1 Intelectual Property (IP)
2.5.2 On-Chip-Bussysteme
3 Auswahl des Standards und der Hardware
3.1 Überblick über mögliche Standards und Hardware
3.2 Entscheidung für eine Realisierungsvariante
3.3 Umsetzung in die Hardware
4 Methodische Vorgehensweise
4.1 Struktureller Entwurf mit Komponenten
4.2 Entwurfsablauf
4.2.1 Bedarfsanalyse
4.2.2 Bedarfsspezifikation
4.2.3 Designplanung
4.2.4 Designeingabe
4.2.5 RTL Simulation
4.2.6 Synthese
4.2.7 Platzieren und Routen
4.2.8 Timing Analyse
4.2.9 Gate Level Simulation
4.2.10 Validierung
5 Implementierung
5.1 Designplanung
5.1.1 Modul U01 Syscon
5.1.2 Modul U02 Ethernet Master
5.1.3 Modul U03 Ethernet IP Core
5.1.4 Modul U04 Memory
5.2 Designeingabe
5.3 RTL Simulation
5.3.1 Top-Level-Testbench
5.3.2 PHY-Chip-Modell
5.3.3 Modem-Modell
5.3.4 LVDS-Testbench
5.3.5 Simulation der Teststrecke
5.4 Synthese
5.4.1 Bausteinwahl
5.4.2 Optimierungskriterien
5.5 Platzieren und Routen
5.6 Statische Timing Analyse
5.7 Validierung
6 Ergebnisse
6.1 Simulationsergebnisse
6.1.1 Simulation verschiedener Modi
6.1.2 Senden und Empfangen von Paketen verschiedener Größe
6.2 Synthesereport
6.3 Place&Route-Report
6.4 Timing Ergebnisse nach dem Platzieren und Routen
6.5 Validierungsergebnisse
7 Schlussbetrachtung
7.1 Zusammenfassung
7.2 Ausblick
Zielsetzung & Themen
Ziel der Arbeit ist die Konzeption und Integration eines Ethernet-Interfaces in ein Virtex2Pro FPGA auf einem bestehenden Prototyping-Board. Dabei wird die Verwendung eines Intellectual Property (IP) Cores (Netzwerkcontroller mit MAC- und PHY-Funktionen) einer Hardwarelösung auf einer Aufsteckplatine gegenübergestellt, um eine wirtschaftlich und technisch zweckmäßige Implementierung zu realisieren.
- Analyse und Auswahl standardisierter Ethernet-Komponenten und IP-Cores.
- Entwurf einer FPGA-basierten Ethernetschnittstelle mittels Hardwarebeschreibungssprachen (VHDL/Verilog).
- Implementierung der Modulsteuerung durch endliche Zustandsautomaten (FSM).
- Durchführung funktionaler Simulationen und der Design-Verifikation.
- Validierung der Gesamtlösung anhand einer realen Teststrecke im Labor.
Auszug aus dem Buch
5.1.2 Modul U02 Ethernet Master
Wie bereits angedeutet, soll anstelle eines RISC Prozessors ein endlicher Zustandsautomat die Einstellung der Register und das Senden sowie Empfangen der Ethernetpakete übernehmen. Im Folgenden sind die Zustände des Zustandsautomaten aufgeführt:
S0_rstcore // Reset des Kontrollregisters und der Variablen
S1_miimcom // Senden von MII Management Kommandos
S2_mac_adr // lokale Hardware Adresse einstellen
S3_init_tx // Übertragungspuffer initialisieren
S4_init_rx // Empfangspuffer initialisieren
S5_ctrlmod // Kontrollregister einstellen
S6_eth_mod // Mode-Register einstellen
S7_intmask // Interrupts maskieren
S8_settxbd // Übertragungspuffer laden
S9_txready // Übertragungsbereitschaft signalisieren
S10_cleartx // Übertragungspuffer löschen
S11_setrxbd // Empfangspuffer reservieren
S12_rxready // Empfangsbereitschaft signalisieren
S13_clearrx // Empfangspuffer leeren
S14_chk_int // Interrupts prüfen
S15_clrtxint // Übertragungsinterrupt löschen
S16_clrrxint // Empfangsinterrupt löschen
S17_clrbusy // Besetztinterrupt löschen
S18_rd_wr_s // Lesen oder Schreiben
S19_idle // Auf Aktion warten
Zusammenfassung der Kapitel
1 Einleitung: Beschreibt die Motivation zur Entwicklung einer Ethernet-Anbindung für FPGA-basierte OFDM-Systeme und definiert das Ziel sowie die methodische Herangehensweise.
2 Ethernet: Vermittelt die theoretischen Grundlagen des IEEE 802.3 Standards, des OSI-Referenzmodells und diskutiert verschiedene Realisierungsvarianten für Ethernet-Interfaces.
3 Auswahl des Standards und der Hardware: Vergleicht verschiedene Übertragungsstandards und Hardware-Ansätze, um die optimale Lösung für die Implementierung auf dem FPGA-Board zu bestimmen.
4 Methodische Vorgehensweise: Erläutert den industriellen Entwurfsablauf (Design Flow) für digitale Schaltungen, von der Bedarfsanalyse bis zur Validierung auf dem Chip.
5 Implementierung: Dokumentiert die detaillierte Umsetzung der gewählten Systemarchitektur in VHDL und Verilog, inklusive der Modul-Interconnection und Testbench-Konfiguration.
6 Ergebnisse: Präsentiert die Verifikationsergebnisse, einschließlich Simulationen der Betriebsmodi, Timing-Reports sowie der Validierung durch ICMP-Ping-Tests.
7 Schlussbetrachtung: Fasst die Ergebnisse der Arbeit zusammen und gibt einen Ausblick auf mögliche Erweiterungen durch höhere Protokollschichten und Geschwindigkeitsoptimierungen.
Schlüsselwörter
Ethernet, FPGA, IEEE 802.3, VHDL, Verilog, IP Core, Zustandsautomat, SoC, MAC, PHY, OSI-Modell, Wishbone-Bus, Simulation, Echtzeitübertragung, Netzwerkcontroller.
Häufig gestellte Fragen
Worum geht es in dieser Diplomarbeit grundsätzlich?
Die Arbeit befasst sich mit der Konzipierung und technischen Umsetzung einer Ethernetschnittstelle für ein FPGA-basiertes Forschungs-Board, um Daten transparent zwischen Computern zu übertragen.
Was sind die zentralen Themenfelder der Untersuchung?
Im Fokus stehen die Integration von IP-Cores, der Entwurf digitaler Logik mittels VHDL/Verilog, das IEEE 802.3 Protokoll sowie die Methoden des Hardware-Designs auf FPGAs.
Was ist das primäre Ziel oder die Forschungsfrage?
Das Hauptziel ist die Realisierung einer Ethernetschnittstelle in einem Virtex2Pro FPGA, wobei die Wirtschaftlichkeit und Effizienz einer IP-Core-basierten Lösung im Vergleich zu diskreter Hardware geprüft werden.
Welche wissenschaftliche Methode wird verwendet?
Es wird ein systematischer Top-Down-Design-Prozess angewandt, der durch elektronische Design-Automatisierungstools (EDA) und Simulationen auf RTL-Ebene gestützt wird.
Was wird im Hauptteil der Arbeit behandelt?
Der Hauptteil umfasst die detaillierte Designplanung der Module (System-Controller, Ethernet-Master, Speicher), die Implementierung in Hardwarebeschreibungssprachen und die anschließende Verifizierung mittels Testbenches.
Welche Schlüsselwörter charakterisieren die Arbeit am besten?
Die zentralen Schlagworte sind FPGA, Ethernet, IP Core, VHDL, Zustandsautomat und System-on-Chip-Architektur.
Warum wird für die Steuerung der Ethernet-Kommunikation ein Zustandsautomat und kein Prozessor verwendet?
Die Implementierung eines RISC-Prozessors wäre für die spezifischen Anforderungen der Datenübertragung zu ressourcenintensiv; ein endlicher Zustandsautomat bietet hingegen eine kompakte und effiziente Lösung.
Welches Ergebnis liefern die Validierungstests der Ping-Statistik?
Die Tests zeigen, dass eine transparente Ende-zu-Ende-Verbindung realisierbar ist, wobei die Latenzzeiten mit der Paketgröße skalieren und bei hoher Datenlast der Halbduplex-Betrieb für mehr Stabilität sorgt.
Wie wurde die Speicheranbindung des Ethernet IP Cores gelöst?
Es wurden zwei Dual-Port-Block-RAMs implementiert, die über den Wishbone-Bus angebunden sind, um den gleichzeitigen Zugriff zwischen dem Modem-Modul und dem Ethernet-Core zu ermöglichen.
- Quote paper
- Ronny Zavrtak (Author), 2005, Konzeption und Realisierung einer Ethernet-Anbindung für OFDM-Funkübertragungsysteme, Munich, GRIN Verlag, https://www.grin.com/document/43817
