Elektrostatische Entladungen (ESD) sind eine der Hauptausfallursachen integrierter Schaltungen. Mittels ESD-Belastungsmodellen wird versucht, eine Schaltung auf Auf-fälligkeiten bezüglich elektrostatischer Entladung zu untersuchen. Das dabei häufig eingesetzte CDM Verfahren (Charged Device Model) bietet jedoch nicht die Möglichkeit ESD-Belastungen bereits frühzeitig auf dem Wafer durchzuführen.
Das in dieser Diplomarbeit vorgestellten Verfahren (Capacitive Coupled – Transmission Line Pulser (CC-TLP) Verfahren auf Waferlevel) erlaubt eine Emulation des CDM auf gehäuselosen Schaltungen. Mittels eines kapazitiv gekoppelten vf TLP Pulses wird dabei ein Pin oder ein Pad der Schaltung belastet. Die Gefahr einer Frühentladung durch Funkenüberschlag (Luftentladung) besteht bei diesem Verfahren nicht. Es wird somit eine bessere Reproduzierbarkeit erreicht.
Die Schwerpunkte dieser Diplomarbeit liegen in der Optimierung des Messaufbaus und dem Vergleich der Ergebnisse mit bereits vorhandenen Messungen der gleichen Schaltung.
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Es kann festgehalten werden, dass eine Schaltung welche sich als robust gegenüber CC-TLP Belastungen auf Waferlevel erweißt, unabhängig vom Gehäuse auch keine Beeinträchtigungen durch CDM-Belastungen zeigen wird. Diese frühzeitige Möglichkeit, der Überprüfung der CDM-Festigkeit von Schaltungen, sollte einen nicht unerheblichen Zeit- und Kostenvorteil bieten.
Der industrielle Einsatz des CC-TLP Verfahrens auf Waferlevel wird als Ergänzung des CDM-Verfahren gesehen. Eine Standardisierung dieses Verfahrens durch die ESDA (Electrostatic Discharge Association) wird vorgeschlagen.
Inhaltsverzeichnis
- 1 Einleitung
- 1.1 Electrostatic Discharge (ESD)
- 1.2 Charge Device Model (CDM)
- 1.3 Aufgabenstellung
- 2 Capacitive Coupled – Transmission Line Pulser
- 2.1 Prinzipielle Funktionsweise CC-TLP
- 2.2 Messaufbau CC-TLP
- 2.3 CC-TLP Probe
- 2.4 Messsoftware
- 3 Charakterisierung des Messaufbaus
- 3.1 CC-TLP auf Bausteinebene (package level)
- 3.2 Variation des Abstandes d zwischen Referenzelektrode und Chuck / Wafer
- 3.3 Einfluss des Messaufbaus auf die Hintergrundkapazität
- 4 CC-TLP Belastungen am Produktbaustein
- 4.1 Produktbaustein SRAM
- 4.2 Feldausfälle am Produktbaustein
- 4.3 CC-TLP Messungen auf Waferlevel
- 4.4 Ausfallschwellen bei CC-TLP Belastungen
- 4.5 Ausfallschwellen bei CC-TLP Belastungen mit erhöhter Pulsspannung
- 4.6 Ausfallschwellen bei CC-TLP Belastungen mit reduzierter Hintergrundkapazität Cb
- 4.7 Präparation / Ätzverfahren zur Fehleranalyse
- 4.8 Schadensbilder REM
- 5 Vergleich der Ergebnisse CC-TLP vs. CDM
- 5.1 Vergleich des Leckstrommessungen (elektrische Ausfallkriterium)
- 5.2 Vergleich der Schadensbilder
- 5.3 Vergleich der Ausfallströme
- 6 Ausblick
Zielsetzung und Themenschwerpunkte
Ziel dieser Diplomarbeit ist die Evaluierung der Festigkeit von integrierten Schaltungen gegenüber elektrostatischen Entladungen (ESD) mittels eines kapazitiv gekoppelten Impulsbelastungsverfahrens (CC-TLP) auf Waferlevel. Der Fokus liegt auf dem Vergleich der Ergebnisse mit dem etablierten CDM-Verfahren und der Optimierung des Messaufbaus.
- Korrelation von Ausfallströmen zwischen CDM, CC-TLP auf Package-Level und CC-TLP auf Wafer-Level
- Vergleich der Schadensbilder (Gateoxidschäden) nach Belastung mit verschiedenen Methoden
- Optimierung des CC-TLP Messaufbaus auf Wafer-Level
- Untersuchung des Einflusses der Hintergrundkapazität auf die Messergebnisse
- Reproduzierbarkeit der Ergebnisse
Zusammenfassung der Kapitel
Kapitel 1 führt in die Thematik der elektrostatischen Entladungen (ESD) und das Charge Device Model (CDM) ein und beschreibt die Aufgabenstellung. Kapitel 2 erläutert die Funktionsweise des CC-TLP Verfahrens und den Messaufbau. Kapitel 3 charakterisiert den Messaufbau durch Untersuchungen zur Hintergrundkapazität und deren Einfluss. Kapitel 4 beschreibt die CC-TLP Messungen am Produktbaustein (SRAM), inklusive Auswertung und Fehleranalyse.
Schlüsselwörter
Elektrostatische Entladung (ESD), Charge Device Model (CDM), Capacitive Coupled – Transmission Line Pulser (CC-TLP), Waferlevel, Gateoxidschäden, Ausfallströme, Hintergrundkapazität, Fehleranalyse, Reproduzierbarkeit.
- Citation du texte
- Dirk Walter (Auteur), 2006, Kapazitiv gekoppelte Impulsbelastung zur Evaluierung der Festigkeit von integrierten Schaltungen gegenüber elektrostatischen Entladungen, Munich, GRIN Verlag, https://www.grin.com/document/182673
