Diese Arbeit wurde im Institut für angewandte Funksystemtechnik (IAF) in Braun-schweig im Zeitraum von September 2004 bis Januar 2005 angefertigt. Die Firma IAF führt anwendungsorientierte Forschungs- und Entwicklungsprojekte im Bereich der digitalen Funkübertragung durch.
Für den Aufbau von Experimentalsystemen für Forschungszwecke im Bereich Or-thogonal Frequency Division Multiplex (OFDM) Funkübertragungssysteme wurde eine universelle Field Programmable Gate Array (FPGA) Plattform entwickelt. Diese Plattform basiert auf Bausteinen der Firma Xilinx.
Es wurde sowohl der Media Access Control (MAC)-Layer als auch der Physical (PHY)-Layer für ein Ethernet Interface implementiert. Das Design wurde in VHDL un Verilog geschrieben und stellt eine Ethernetbridge von einem LAN - Netz zum WLAN - Netz dar.
Inhaltsverzeichnis
1 Einleitung
1.1 Motivation
1.2 Ziel
1.3 Generelle Herangehensweise
1.4 Abgrenzung
2 Ethernet
2.1 Überblick über IEEE 802.3 und OSI-Modell
2.1.1 Das OSI Referenz Modell
2.1.2 Logical Link Control
2.1.3 Medium Access Control
2.1.4 Physical Layer
2.2 Die IEEE 802 Standards und ihre Beziehung zu OSI
2.2.1 IEEE 802.3 Carrier Sense Multiple Access/ Collision Detection
2.2.2 IEEE 802.3x Full Duplex/ Flow Control
2.3 Die Schnittstellen in IEEE 802.3
2.3.1 Das Medium Independent Interface
2.3.2 Das Gigabit Medium Independent Interface
2.4 Auswahlkriterien für den Übertragungsstandard
2.4.1 Lösungsansätze
2.4.2 Berechnung der Übertragungsbandbreite
2.5 System on Chip (SoC)
2.5.1 Intelectual Property (IP)
2.5.2 On-Chip-Bussysteme
3 Auswahl des Standards und der Hardware
3.1 Überblick über mögliche Standards und Hardware
3.2 Entscheidung für eine Realisierungsvariante
3.3 Umsetzung in die Hardware
4 Methodische Vorgehensweise
4.1 Struktureller Entwurf mit Komponenten
4.2 Entwurfsablauf
4.2.1 Bedarfsanalyse
4.2.2 Bedarfsspezifikation
4.2.3 Designplanung
4.2.4 Designeingabe
4.2.5 RTL Simulation
4.2.6 Synthese
4.2.7 Platzieren und Routen
4.2.8 Timing Analyse
4.2.9 Gate Level Simulation
4.2.10 Validierung
5 Implementierung
5.1 Designplanung
5.1.1 Modul U01 Syscon
5.1.2 Modul U02 Ethernet Master
5.1.3 Modul U03 Ethernet IP Core
5.1.4 Modul U04 Memory
5.2 Designeingabe
5.3 RTL Simulation
5.3.1 Top-Level-Testbench
5.3.2 PHY-Chip-Modell
5.3.3 Modem-Modell
5.3.4 LVDS-Testbench
5.3.5 Simulation der Teststrecke
5.4 Synthese
5.4.1 Bausteinwahl
5.4.2 Optimierungskriterien
5.5 Platzieren und Routen
5.6 Statische Timing Analyse
5.7 Validierung
6 Ergebnisse
6.1 Simulationsergebnisse
6.1.1 Simulation verschiedener Modi
6.1.2 Senden und Empfangen von Paketen verschiedener Größe
6.2 Synthesereport
6.3 Place&Route-Report
6.4 Timing Ergebnisse nach dem Platzieren und Routen
6.5 Validierungsergebnisse
7 Schlussbetrachtung
7.1 Zusammenfassung
7.2 Ausblick
Zielsetzung und Themenfelder
Ziel dieser Arbeit ist die Konzeption und Integration einer Ethernet-Schnittstelle in ein Virtex2Pro FPGA auf einem bestehenden Prototyping-Board. Dabei wird evaluiert, ob die Nutzung eines IP-Cores, der die Netzwerkcontroller-Funktionen (MAC und PHY) übernimmt, gegenüber einer Hardwarelösung auf einer Aufsteckplatine wirtschaftlicher und technischer sinnvoll ist.
- Entwurf und Implementierung einer Ethernet-Schnittstelle mittels VHDL und Verilog.
- Vergleich und Auswahl geeigneter Standards (IEEE 802.3) und Hardwarekomponenten.
- Methodik des digitalen Schaltungsentwurfs unter Verwendung von IP-Cores.
- Simulation, Synthese und Validierung der entworfenen Hardware-Architektur auf FPGA-Basis.
Auszug aus dem Buch
5.1.2 Ethernet Master
Wie bereits angedeutet, soll anstelle eines RISC Prozessors ein endlicher Zustandsautomat die Einstellung der Register und das Senden sowie Empfangen der Ethernetpakete übernehmen. Im Folgenden sind die Zustände des Zustandsautomaten aufgeführt:
S0_rstcore // Reset des Kontrollregisters und der Variablen
S1_miimcom // Senden von MII Management Kommandos
S2_mac_adr // lokale Hardware Adresse einstellen
S3_init_tx // Übertragungspuffer initialisieren
S4_init_rx // Empfangspuffer initialisieren
S5_ctrlmod // Kontrollregister einstellen
S6_eth_mod // Mode-Register einstellen
S7_intmask // Interrupts maskieren
S8_settxbd // Übertragungspuffer laden
S9_txready // Übertragungsbereitschaft signalisieren
S10_cleartx // Übertragungspuffer löschen
S11_setrxbd // Empfangspuffer reservieren
S12_rxready // Empfangsbereitschaft signalisieren
S13_clearrx // Empfangspuffer leeren
S14_chk_int // Interrupts prüfen
S15_clrtxint // Übertragungsinterrupt löschen
S16_clrrxint // Empfangsinterrupt löschen
S17_clrbusy // Besetztinterrupt löschen
S18_rd_wr_s // Lesen oder Schreiben
S19_idle // Auf Aktion warten
Zusammenfassung der Kapitel
1 Einleitung: Vorstellung der Aufgabenstellung am Institut für angewandte Funksystemtechnik (IAF) und Zieldefinition zur Ethernet-Integration.
2 Ethernet: Grundlagen des OSI-Modells, des IEEE 802.3 Standards und Auswahlkriterien für die Übertragungsart.
3 Auswahl des Standards und der Hardware: Gegenüberstellung möglicher Realisierungsvarianten und Entscheidung für einen 100 Mbit/s Ethernet-Standard mit Open-Source-IP-Core.
4 Methodische Vorgehensweise: Darstellung des Entwurfsablaufs digitaler Schaltungen, vom strukturellen Entwurf bis zur Validierung.
5 Implementierung: Konkrete Umsetzung der Module Syscon, Ethernet Master, Ethernet IP Core und Memory unter Verwendung von VHDL und Verilog.
6 Ergebnisse: Zusammenfassung der Simulationsergebnisse, des Synthesereports und der funktionalen Validierung am FPGA-Board.
7 Schlussbetrachtung: Zusammenfassende Bewertung der erreichten Ziele und Ausblick auf mögliche zukünftige Optimierungen.
Schlüsselwörter
Ethernet, IEEE 802.3, FPGA, Virtex2Pro, VHDL, Verilog, IP-Core, MAC-Layer, PHY-Chip, SoC, Wishbone-Bus, Netzwerkschnittstelle, Echtzeit, Simulation, System-on-Chip.
Häufig gestellte Fragen
Worum geht es in dieser Arbeit?
Es geht um die Konzipierung und Realisierung einer Ethernet-Anbindung für FPGA-basierte OFDM-Funkübertragungssysteme.
Welche zentralen Themenfelder werden behandelt?
Die Themen umfassen Netzwerkstandards (IEEE 802.3), FPGA-Design, IP-Core-Integration, Hardwarebeschreibungssprachen sowie System-on-Chip-Architekturen.
Was ist das primäre Ziel der Arbeit?
Das Ziel ist die wirtschaftlich und technisch sinnvolle Integration eines Ethernet-Interfaces in ein Virtex2Pro-FPGA.
Welche wissenschaftliche Methode wird verwendet?
Es kommt die Top-Down-Methode beim Schaltungsentwurf zum Einsatz, ergänzt durch Simulationen auf RTL-Ebene und anschließende Validierung am Prototyp.
Was wird im Hauptteil behandelt?
Der Hauptteil behandelt die theoretischen Ethernet-Grundlagen, die Auswahl der Hardware-Komponenten, die methodische Vorgehensweise sowie die detaillierte Implementierung der einzelnen VHDL- und Verilog-Module.
Welche Schlüsselwörter charakterisieren die Arbeit?
Ethernet, IEEE 802.3, FPGA, VHDL, Verilog, IP-Core, MAC-Layer, PHY-Chip und System-on-Chip.
Warum wurde ein endlicher Zustandsautomat einem RISC-Prozessor vorgezogen?
Ein RISC-Prozessor würde für reine Ethernet-Kommunikationsaufgaben zu viele Ressourcen verschwenden, weshalb ein effizienterer Zustandsautomat eingesetzt wurde.
Wie wurde die Validierung der Ethernet-Schnittstelle durchgeführt?
Die Validierung erfolgte durch Simulationen mittels Testbenches sowie durch den Aufbau einer realen Teststrecke im Labor, in der zwei FPGA-Boards über eine Punkt-zu-Punkt-Verbindung ICMP-Pakete austauschten.
- Citar trabajo
- Ronny Zavrtak (Autor), 2005, Konzipierung und Realisierung einer Ethernetanbindung für OFDM-Funkübertragungssysteme, Múnich, GRIN Verlag, https://www.grin.com/document/186068
